FPGA & Verilog ismertetı. BME Méréstechnika és Információs Rendszerek Tanszék

Átírás

1 FPGA & Verilog ismertetı BME Méréstechnika és Információs Rendszerek Tanszék

2 FPGA-k FPGA: Field Programmable Gate Array programozható logikai áramkör Jelentısebb gyártók: Xilinx, Altera, Actel, Quicklogic, Lattice Jellemzık A funkciót, mőködést a konfiguráció határozza meg A konfiguráció esetleg módosítható, törölhetı Komplexitás kapu I/O láb MHz mőködés (terv függı) Felépítés lehet pl. RAM alapú, MUX alapú

3 Xilinx FPGA-k Több család Spartan: hatékony, optimalizált struktúra Virtex: speciális funkciók, gyorsabb, komplexebb, gazdagabb funkcionalitás Felépítés: CLB: logikai blokk IOB: I/O blokk BlokkRAM: belsı memória Szorzó Huzalozás

4 Xilinx FPGA: Alap logikai elem Logikai elem (Slice): 2 LUT + 2 FF + kiegészítı logika LUT: Look-Up Table 16x1 bites memória Cím: a logikai függvény bemeneti változói Tartalom: Karnaugh tábla Bármilyen négy bemenető, egy kimenető logikai függvény megvalósítható

5 Xilinx FPGA-k Részlet egy kész tervbıl: logikai blokkok + huzalozás

6 Xilinx FPGA-k: a logikai elem részletei

7 Xilinx FPGA: konfiguráció A konfigurációt (LUT tartalom, huzalozás, csatlakozások, egyéb paraméterek) SRAM tárolja Tápfeszültség kikapcsolásakor elveszíti a konfigurációt Bekapcsolás után konfiguráció szükséges EEPROM-ból, automatikusan Fejlesztıi kábel segítségével ún. JTAG porton keresztül

8 Szabvány HDL nyelvek Szabványos HDL (hardware description language) nyelvek Verilog 1984: Gateway Design Automation Inc. 1990: Cadence -> Open Verilog International 1995: IEEE szabványosítás 2001: Verilog 2001 VHDL : IBM, Texas Instruments 1987: IEEE szabvány 1994: VHDL-1993

9 Egyéb HDL HDL fejlesztés a szoftver fejlesztéshez viszonyítva továbbra is idıigényes Sok fejlesztı rendelkezik C/C++ ismerettel, viszonylag kevés HDL ismerettel Magasszintő hardver leíró nyelvek Celoxica Handel-C: C alapú, spec. kiegészítések SystemC: szabványos, ma már (részben) szintetizálható, C++ alapú Mentor Catapult-C: C++ kiegészítések nélkül Gyorsabb szimuláció/verifikáció HW/SW együttes tervezés

10 HDL nyelvek célja Hardver modellezés Mindkét nyelv jelentıs része csak a hardver funkciók modellezésére ill. szimulációra használható Szintetizálható részhalmaz szintézer függı Kapuszintő modulokból építkezı, kapcsolási rajzon alapuló tervezési módszerek leváltása RTL (Register Transfer Level) szintő leírás Automatikus hardver szintézis a leírásból Tervezıi hatékonyság növelése

11 HDL nyelvek Alapvetıen moduláris felépítéső tervezést tesz lehetıvé HDL modul Be-, kimenetek definiálása Be-, kimenetek közötti logikai kapcsolatok és idızítések definiálása NEM szekvenciálisan végrehajtódó szoftver Alapvetıen idıben párhuzamos, konkurrens mőködést ír le

12 Verilog Modulok

13 Modulok Építıelem komplex rendszerek létrehozására Hierarchikus leírás, feladat partícionálás

14 Verilog 2001 Module module kulcsszó endmodule kulcsszó module something( input clock, input reset, input [7:0] bus_in, output [7:0] bus_out, ); (posedge clock) if (reset) bus_out <=0; else bus_out <= bus_in; endmodule module név Modul bemeneti portjai Modul kimeneti portjai Kívánt funkcionalítás

15 ... wire clock, reset; wire local_bus_in, local_bus_out; something inst_name (.clock (clock),.reset (reset),.bus_in (local_bus_in),.bus_out (local_bus_out) ); Modul használat Almodulban deklarált változó Itteni változó

16 Strukturális leírás Hierarchia felépítése: modulok összekapcsolása module top_level (input in0, in1, in2, output r); wire xor0; xor_m xor_inst0(.i0(in0),.i1(in1),.o(xor0)); xor_m xor_inst1(.i0(xor0),.i1(in2),.o(r)); endmodule in0 in1 xor_m i0 i1 o xor_inst0 xor_m i0 i1 o xor_inst1 r in2

17 Verilog alapok

18 Szintaktika Megjegyzések (mint C-ben) // egy soros /* */ több soros Konstansok <bitszám>< alap><érték> 5 b00_100: decimális érték: 4, 5 bites 8 h4e: decimális érték: 78, 8 bites 4 bz: ZZZZ nagy impedanciás, kikapcsolt állapot

19 Bitmőveletek ~, &,, ^, ~^ (negálás, és, or, xor, xnor) Vektorokon bitenként értelmezett, pl: 4 b1101 & 4 b0110 = 4 b0100 Ha a két operandus szélessége nem egyezik meg, a kisebbik az MSB biteken 0-val kiterjesztve 2 b11 & 4 b1101 = 4 b0001 (Logikai operátorok:!, &&, )

20 Komparátor operátorok C-szintakszissal megegyezı Egyenlıség, nem egyenlıség ==,!= ===: egyenlıség az x, z értékek figyelembevételével!==: nem egyenlı, x, z figyelembevételével Összehasonlítás <, >, <=, >=

21 Aritmetikai operátorok C-szintakszissal megegyezı Operátorok: +, -, *, /, % Nem mindegyik szintetizálható Szintézer függı, de tipikusan az osztás pl. csak akkor, ha az osztó kettı hatvány Negatív számok kettes komplemens kódban

22 Egyéb operátorok Konkatenálás (összefőzés): {} Pl.: {4 b0101, 4 b1110} = 8 b Shift operátor <<, >> Bit kiválasztás Tartomány kiválasztó kifejezés konstans data[5:3]

23 Bit redukciós operátorok Egy vektor összes bitjén végeznek mőveletet, eredményük egy bites érték &, ~&,, ~, ^, ~^ (és, nem és, vagy, nem vagy, xor, xnor) &4 b1101 = 1 b0 4 b1101 = 1 b1 Tipikus alkalmazások: Számláló végérték feltételek, Paritásvizsgálat ALU mővelet eredmény jelzés

24 Verilog misztika wire - reg assign - always

25 Carry OUT Comb. OUT Adattípusok L U T I N 4 LUT Carry + MUX FF FF OUT MUX IN Wire assign Nevének megfelelıen viselkedik (vezeték) Pl. 8 bites vezeték: wire [7:0] data; Carry IN Reg always Szintézis utáni eredmény nem mindig regiszter Vezeték Flip-flop Latch Pl.: reg [7:0] data; Assign - kombinációs (*) - kombinációs ( _wire_) kombinációs (posedge clk) regiszter

26 Assign Kombinációs logika assign-nal csak wire típusú változónak lehet értéket adni Folyamatos értékadás A bal oldali változó folyamatosan kiértékelıdik Pl. assign c = a & b; a b c Egy változó csak egy assign által kaphat értéket assign értékadások egymással párhuzamosan mőködnek (hardver) Kombinációs logika leírására alkalmas

27 Always két esete Kombinációs logika (a, b) c <= a & b; (*) c <= a & b; a b c Flip-Flop (posedge clk) c <= a & b; clk a b D[0] Q[0] c

28 Always blokk finomságok Szintakszis: (.) begin.... end Érzékenységi lista Blokkon belüli mőveletek Egy változó csak egy always blokkban kapjon értéket always blokk nem lehet érzékeny a saját kimenetére always blokkon belül ne használjunk assign értékadást Az always blokkok egymással (és az assign típusú értékadásokkal) párhuzamosan mőködnek

29 Always Flip Flop Flip Flop: élérzékeny tároló (posedge clk) c <= a & b; Szinkron reset clk a b D[0] Q[0] c (posedge clk) if (rst) c <= 1'b0; else c <= a & b; clk a b rst D[0] R Q[0] c Aszinkron reset (posedge clk, posedge rst) if (rst) c <= 1'b0; else c <= a & b;

30 Always Flip Flop Xilinx FPGA-kban A reset, set lehet szinkron, illetve aszinkron Szinkron eset prioritás: reset, set, ce Aszinkron reset/set példa: (posedge clk, posedge rst, posedge set) if (rst) c <= 1'b0; else if (set) c <= 1'b1; else if (ce) c <= a & b;

31 Always latch Latch: szintvezérelt tároló: amíg a gate bemenete 1, addig mintavételezi az adatbemeneteket (*) If (g) c <= a & b; a b g D[0] C lat c Q[0] c

32 Always latch hiba Latch véletlen létrehozása Nem teljes if vagy case szerkezet Szintézer általában figyelmeztet (*) case (sel) 2 b00: r <= in0; 2 b01: r <= in1; 2 b10: r <= in2; endcase sel[1:0] in0 [1:0] [0] [0] 0 1 (*) if (sel==0) r <= in0; else if (sel==1) r <= in1; else if (sel==2) r <= in2; in1 in2 [1] [1] [0] 0 1 LD D G Q r r

33 Always helyesen Helyes kód (*) case (sel) 2 b00: r <= in0; 2 b01: r <= in1; 2 b10: r <= in2; default: r <= bx; endcase (*) if (sel==0) r <= in0; else if (sel==1) r <= in1; else r <= in2;

34 Always értékadás Blokkoló értékadás: = Kiértékelıdéséig blokkolja az utána következı értékadásokat -> szekvenciális utasítás végrehajtás Nem-blokkoló értékadás: <= A nem-blokkoló értékadások párhuzamosan hajtódnak végre Blokkoló nem-blokkoló példa késıbb Nem-blokkoló értékadás használata javasolt

35 Blokkoló nem blokkoló reg t, r; (posedge clk) begin t = a & b; r = t c; end clk c a b D[0] r Q[0] r reg t, r; (posedge clk) begin t <= a & b; r <= t c; end clk c a b D[0] Q[0] t D[0] r Q[0] r

36 Blokkoló nem blokkoló Pl. 3 bemenető összeadó reg s0, s1; (posedge clk) begin s0 = in0 + in1; s1 = s0 + in2; end reg s2, s3; (posedge clk) begin s2 <= in0 + in1; s3 <= s2 + in2; end reg s4; (posedge clk) begin s4 <= in0 + in1 + in2; end In0 In1 In2 s0 s In0 In1 In2 s2 s In0 In1 In s

37 Tervezési tanácsok: Praktikák 1 modul, egy funkcióért felelıs (pl. órajel generátor, összeadó blokk, szőrı blokk, memória tömb etc...) Minden modulban az always és assign utasítások párhuzamosan értékelıdnek ki. Always blokkban nem használunk assignt! Egy always blokk egy jól meghatározott funkciót tölt be. (pl. shift regiszter, multiplexer, órajel osztó etc.) Egy always blokk egyetlen vagy néhány funkciójában szorosan kapcsolódó- reg változónak ad értréket. Minden (reg) változónak csak 1 always blokkban adjunk értéket.

38 Gyakorlati példák 5 dolog amibıl minden felépíthetı Edit menü > Language Templates Verilog \ Synthesis Constructs \ Coding Examples

39 D Flip-Flop reg ff; clk) if (reset) //sync. reset ff <= 1'b0; else ff<= new_value; end reg c; wire a,b; (posedge clk) c <= a & b; clk a b D[0] Q[0] c

40 Számláló reg [3:0] count; clk) if (reset) count <= 0; else if (enable) count<= count + 1; reg [7:0] cntr_reg; (posedge clk) if (reset) cntr_reg <= 0; else if (ce) if (load) cntr_reg <= din; else if (dir) cntr_reg <= cntr_reg 1; else cntr_reg <= cntr_reg + 1;

41 Multiplexer (4:1) module mux_41 (input in0, in1, in2, in3, input [1:0] sel, output reg r); (*) case(sel) 2 b00: r <= in0; 2 b01: r <= in1; 2 b10: r <= in2; 2 b11: r <= in3; endcase endmodule

42 reg [3:0] output; wire [1:0] select; wire enable; * ) if (enable) case (select) 2'b00 : output <= 4'b0001; 2'b01 : output <= 4'b0010; 2'b10 : output <= 4'b0100; 2'b11 : output <= 4'b1000; default : output <= 4'b0000; endcase else output <=0; Decoder wire [3:0] output; wire [1:0] select; wire enable; assign output = enable << (select);

43 Shift regiszter (párh. soros. ) reg [2:0] shift; wire out; clock) if (reset) shift <= 0; else if (load) shift <= load_input[2:0]; else if (shift_enable) shift <= { shift[1:0], 1 b0}; assign out = shift[2];

44 Ami mindig kell (De sohasem jut eszembe)

45 Órajel osztása (tízzel) reg [3:0] clk_div; wire tc; (posedge clk) If (rst) clk_div <= 0; else if (tc) clk_div <= 0; else clk_div <= clk_div + 1; assign tc = (clk_div == 9);

46 Adat késleltetés és éldetektálás reg data_dly1, data_dly2; (posedge clk) begin data_dly1 <= data_in; data_dly2 <= data_dly1; end wire rising, falling; assign rising = data_in &!data_dly1; (data_in==1) && (data_dly1==0) assign falling =!data_in & data_dly1; (data_in==0) && (data_dly1==1)

47 Háromállapotú vonalak Kétirányú kommunikációs vonalak, pl. Külsı memóriák adatbusza module tri_state (input clk, inout [7:0] data_io); wire [7:0] data_in, data_out; wire bus_drv; assign data_in = data_io; assign data_io = (bus_drv)? data_out : 8 bz; endmodule A kétirányú vonalak meghajtását engedélyezı jel (bus_drv) kritikus

48 Nyelvi sokszínőség

49 Feltétel leírása assign wire_name = (condition)? input1 : input0; ( * ) - if (condition0) statement0; else if (condition1) statement1; else statement2; (posedge clk) ( * ) - (posedge clk) case (two_bit select) 2'b00 : statement0; 2'b01 : statement1; 2'b10 : statement2; 2'b11 : statement3; default: statement_def; endcase

50 Példa MUX 2:1 multiplexer module mux_21 (input in0, in1, sel, output r); assign r = (sel==1 b1)? in1 : in0; endmodule module mux_21 (input in0, in1, sel, output reg r); (*) if (sel==1 b1) r <= in1; else r <= in0; endmodule module mux_21 (input in0, in1, sel, output reg r); (*) case(sel) 1 b0: r <= in0; 1 b1: r <= in1; endmodule Assign If Case

51 Példa 1 bites összeadó module add1_full (input a, b, cin, output cout, s); xor3_m xor(.i0(a),.i1(b),.i2(cin),.o(s)); wire a0, a1, a2; and2_m and0(.i0(a),.i1(b),.o(a0)); and2_m and1(.i0(a),.i1(cin),.o(a1)); and2_m and2(.i0(b),.i1(cin),.o(a2)); or3_m or(.i0(a0),.i1(a1),.i2(a2),.o(cout)) endmodule module add1_full (input a, b, cin, output cout, s); assign s = a ^ b ^ cin; assign cout = (a & b) (a & cin) (b & cin); endmodule module add1_full (input a, b, cin, output cout, s); assign {cout, s} = a + b + cin; endmodule

52 Állapotgépek P PS S Z

53 FSM Finite State Machine Állapotgép vezérlési szerkezetek kialakítása Általános struktúra State register: állapotváltozó Next state funkction: következı állapotot dekódoló logika Output function: kimeneti jeleket elıállító logika Moore: állapotváltozó alapján Mealy: állapotváltozó + bemenetek alapján

54 Közlekedési lámpa FSM példa Állapotok: piros, sárga, zöld, piros-sárga (a villogó sárga nem implementált) Bemeneti változók: idızítı az egyes állapotokhoz Kimenet: az állapot P PS S Z

55 FSM példa Verilog (1) module lampa( input clk, rst, output reg [2:0] led); parameter PIROS = 2'b00; parameter PS = 2'b01; parameter ZOLD = 2'b10; parameter SARGA = 2'b11; reg [15:0] timer_ps, timer_p, timer_s, timer_z; reg [1:0] state_reg; reg [1:0] next_state; (posedge clk) if (rst) state_reg <= PIROS; else state_reg <= next_state; (*) case(state_reg) PIROS: begin if (timer == 0) next_state <= PS; else next_state <= PIROS; end PS: begin if (timer == 0) next_state <= ZOLD; else next_state <= PS; end SARGA: begin if (timer == 0) next_state <= PIROS; else next_state <= SARGA; end ZOLD: begin if (timer == 0) next_state <= SARGA; else next_state <= ZOLD; end default: next_state <= 3'bxxx; endcase

56 FSM példa Verilog (2) (posedge clk) case(state_reg) PIROS: begin if (timer == 0) timer <= 500; //next_state <= PS; else timer <= timer - 1; end PS: begin if (timer == 0) timer <= 4000; //next_state <= ZOLD; else timer <= timer - 1; end SARGA: begin if (timer == 0) timer <= 4500; //next_state <= PIROS; else timer <= timer - 1; end ZOLD: begin if (timer == 0) timer <= 500; //next_state <= SARGA; else timer <= timer - 1; end endcase Idızítı Állapotváltáskor egy állapotfüggı kezdıértéket tölt be Lefelé számol ==0: állapotváltás (*) case (state_reg) PS: led <= 3'b110; PIROS: led <= 3'b100; SARGA: led <= 3'b010; ZOLD: led <= 3'b001; endcase endmodule

57 Szimuláció

58 Szimuláció Testbench: ISE két lehetıséget biztosít Testbench Waveform Grafikus felületen megadható bemenetek Verilog Test Fixture Verilog kódban megírt stimulus Szimulátor ISE szimulátor Modelsim (MXE)

59 Test Fixture Verilog Test Fixture A Test Fixture egy Verilog modul A tesztelendı modul almodulként van beillesztve Minden, a szintézisnél használt nyelvi elem felhasználható Nem szintetizálható nyelvi elemek Idıalap timescale 1ns/1ps Megadott idık ns-ban értendık Szimulációs lépésköz: 1 ps

60 initial blokk Test Fixture - initial 0. idıpillanatban kezdıdik a végrehajtása Egyszer fut le Az initial blokkok egymással, és az always blokkokkal párhuzamosan mőködnek Az initial blokkon belüli késleltetések összeadódnak, pl. initial begin a <= 0; #10 a <= 1; #25 a <= 2; #5 a <= 0; end

61 Órajel generálás initial clk <= 1; always #5 clk <= ~clk; Test Fixture - always Órajelre mőködı bemenetek (pl. számláló) initial cntr <= 0; (posedge clk) #2 cntr <= cntr + 1; t =2ns OH