A Verilog HDL áttekintése

Átírás

1 Budapesti Műszaki és Gazdaságtudományi Egyetem A Verilog HDL áttekintése Nagy Gergely, Horváth Péter Elektronikus Eszközök Tanszéke augusztus 18. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 1 / 56

2 Bevezetés Bevezetés A Verilog egy hardver leíró nyelv, azaz elektronikus rendszerek szöveges reprezentációja. Lehetőséget biztosít: digitális architektúrák gyors kipróbálására, verifikációjára, időzítések, protokollok tesztjére, digitális szintézisre, vagyis tényleges áramkör készül automatizáltan a programkódból. A Verilog elterjedten használt az iparban ASIC, FPGA tervezésben egyaránt. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 2 / 56

3 A nyelv története A nyelv története A nyelvet az 1980-as években fejlesztette ki a Gateway Design Automation cég ben a GDA-t felvásárolta a Cadence Design Systems és nyilvánossá tette a Verilogot. Sokáig nem szabványosították, de az iparban gyorsan elterjedt és de facto szabvánnyá vált. Az első szabvány 1995-ben készült el: IEEE A szabvány 2001-ben frissült, fontos, a tervezést kényelmesebbé tevő kiegészítesek kerültek bele. Ma az Accelera nevű non-profit cég kezeli a nyelv fejlesztését. Az elmúlt évtizedben több változata is elkészült: SystemVerilog: rendszertervezésre specializált verzió, Verilog AMS: analóg-digitális, vegyes jelű rendszerek (mixed-signal) leírására alkalmas. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 3 / 56

4 Az RTL szint Az RTL szint I. A nyelv kifejlesztésének az oka az volt, hogy a 80-as évekre túlságosan bonyolulttá váltak a digitális rendszerek a manuális tervezéshez. El kellett rugaszkodni az áramköri szinttől ahhoz, hogy átláthatóak maradjanak a tervek. Olyan szint kellett, ami a technikai (technológia, kapcsolás) részletekkel nem törődik, ugyanakkor nem túl absztrakt ahhoz, hogy hardverre lehessen automatikusan fordítani. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 4 / 56

5 Az RTL szint Az RTL szint II. A megoldás a Register Transfer Level (RTL) lett, amelyen: regisztereket definiálunk, leírjuk rajtuk végzett műveleteket és a köztük lévő adatutakat. RTL szinten lehetőség van folytonos értékadásra: a kimeneti jelek folyamatosan követik a bemenetek változását ezzel kombinációs logikák írhatóak le, időzített értékadásra: a kimenetek bizonyos események (fel/lefutó él, értékváltozás) hatására frissülnek így sorrendi hálózatok jönnek létre. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 5 / 56

6 A Verilog nyelv további szintjei A Verilog nyelv további szintjei A Verilog tartalmaz magas szintű nyelvi szerkezeteket, amelyek jellemzően nem a tervezést, hanem a tesztelést támogatják segítségükkel hatékonyan lehet tesztkörnyezeteket létrehozni. A Verilog alkalmas továbbá áramkörök strukturális leírására is, amely kapuszintű leírást jelent. Ilyen a kimenete a szintézer programoknak, amelyek egy RTL-szintű leírást konkrét logikai kapcsolásra fordítanak le. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 6 / 56

7 Megjegyzések Megjegyzések A következőkben áttekintjük a nyelv alapvető szintaktikai szabályait. A megjegyzések nagyon fontos részei a kódnak, elengedhetetlenek a kód későbbi megértéséhez. Hardver leírásakor sokszor jóval tömörebb, nehezebben visszafejthető kódrészletek keletkeznek, mint a hagyományos programozás során, ezért a megjegyzéseknek nagyon jelentős szerepük van a tervezésben. A megjegyzések szintaktikája megegyezik a C++ nyelv megjegyzéseiével: // Egysoros megjegyz és /* Tö bbsoros megjegyz és. */ Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 7 / 56

8 Számkonstansok Számkonstansok Számkonstansok szintaktikája <bitek száma> <számrendszer><számkonstans> A számok megadása jelzi, hogy hardver leíró nyelvvel van dolgunk: meg kell adni a bitek számát, amin ábrázoljuk a konstanst (ez opcionális, de általában megadjuk), jelezni kell a számrendszert, amiben a konstanst leírjuk ezt egy betű jelzi. Számrendszerek betűkonstansai kettes b nyolcas o tizes d tizenhatos h Példa: 6 b d3 o72 Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 8 / 56

9 Változók értékkészlete Változók értékkészlete Egy numerikus érték négyféle értéke 0: nulla, logikai HAMIS 1: egy, logikai IGAZ x: nem ismert, (don t care) érték z: nagy impedanciás érték A nem ismert érték azt jelzi, hogy az adott bit nem kapott még értéket az eszköz működésének kezdete óta ezzel lehet szimulálni azt, hogy állapottal rendelkező eszközeink bekapcsolás utáni állapota bizonytalan, reset jelre van szükség, hogy kezdeti értéket kapjanak. A nagy impedanciás érték segítégével lehet buszok több forrásból történő meghajtását leírni. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 9 / 56

10 Vezetékek Vezetékek I. A wire kulcsszó segítségével definiálhatunk vezetékeket, amelyek segítségével az áramköri egységeink összekötését valósíthatjuk meg. A vezetékek nem képesek önmaguktól jelet szolgáltatni és nincs memóriájuk. Ebből következően kétféleképpen használhatóak: 1 egyik végükön egy modul/regiszter kimenetéhez kell, hogy kapcsolódjanak, ami meghajtja őket, 2 állandó meghajtást kell előírni rájuk ún. folyamatos értékadással. Egyszerű, egybites vezetékeket az alábbi módon definiálhatunk: wire carry, sum, enable ; A C nyelvhez hasonlóan típus változónév {, változónév}; alakban. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 10 / 56

11 Vezetékek Vezetékek II. Több bitből álló vezetékeket buszokat, az alábbi módon adhatunk meg: wire [7:0] address, data ; Mind az address, mind a data nyolcbites vezetékek! Azért kell két számmal megadni a méretet, mert ezzel azt is megmondjuk, hogy milyen sorrendben vegyük figyelembe a biteket, amikor a számértéküket előállítjuk. Több bites változók bitjeinek sorrendje [ MSB : LSB ] Ez azt jelenti, hogy ha az address vezeték 8 b értéket kap, az 1-nek felel meg, ha 8 b értéket, az 128-nak. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 11 / 56

12 Vezetékek Vezetékek III. A többites vezetékek bitszinten hivatkozhatóak az [] operátor segítségével. Egy adott bit elérése: Több bit elérése: address [2] data [6:2] Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 12 / 56

13 A regiszterek A regiszterek A regiszterek a Verilog nyelvben az egyszerű adattároló elemek (flip-flopok, latchek) absztrakciói. Segítségükkel lehet állapottal rendelkező működést megfogalmazni, sorrendi hálózatokat leírni. Regiszterek értékadását mindig eseményhez (pl. felfutó él) kell kötni. Definiálásuk lényegében azonos a veztékekével, de a kulcsszó: reg. reg outputvalid ; reg [31:0] counter ; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 13 / 56

14 Operátorok Operátorok I. Lényegében azonosak a C nyelv operátoraival, de vannak különbségek. A bitsorozatokat előjel nélküli egészként kezeli. Aritmetikai operátorok Unáris operátorok: +, - (előjelek) Bináris operátorok: +, -, *, /, % (maradékképzés) Relációs operátorok <, <=, >, >=, == (egyenlő),! = (nem egyenlő) Logikai operátorok! (tagadás), && (és), (vagy) <feltétel>? <ha igaz> : <ha hamis> (feltételes operátor) Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 14 / 56

15 Operátorok Operátorok II. Bitszintű operátorok ~ (invertálás) & (bitszintű és), (bitszintű vagy) ^ (kizáró vagy xor) ~^, ^~ (kizáró nem-vagy xnor) <<, >> (bitléptető operátorok shift) Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 15 / 56

16 Operátorok Operátorok III. Redukciós operátorok &,, ^, ~& (nem-és), ~ (nem-vagy), ~^, ^~ A redukciós operátorok segítségével egy n hosszú bitsorozatra elvégezhetünk egy bitszintű logikai műveletet úgy, hogy előáll egy n-bementű logikai kapu, aminek a bemenetére rákerül a sorozat, a kimenete pedig egy bit. Például egy sorozat összeéselése: reg [7:0] data ; reg a;... a = & data ; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 16 / 56

17 Operátorok Operátorok IV. Bitösszefűző operátor {<bitsorozat>, <bitsorozat>,...} A bitösszefűző operátor segítségével egymástól független bitek, bitsorozatok fűzhetőek össze egy, közösen kezelt busszá. reg [7:0] data, address ; reg [7:0] a;... a = { data [3,2], address [7,3], data [1]}; Ha ugyanazt a bitsorozatot többször szeretnénk szerepeltetni egymás mellett az összefűzésben, arra van egy rövidített írásmód: a = {5{ isvalid }}; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 17 / 56

18 Operátorok Operátorok V. A bitösszefűző operátor felhasználható például a forgatás (rotálás) műveletének megvalósítására, vagyis a bitek olyan eltolására, amikor a kitolt bit visszakerül a túloldalon. reg [7:0] regiszter ;... regiszter = { regiszter [6:0], regiszter [7]}; // balra forgat ás Hasonlóképpen felhasználható Johnson-számláló készítésére. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 18 / 56

19 Értékadások Értékadás Verilogban Az értékadás a programozásban az a művelet, amikor egy változó értékét megváltoztatjuk. Verilogban a fizikai valóság pontosabb modellezése érdekében háromféle értékadás létezik nem mindegy például, hogy vezetéknek vagy regiszternek adunk értéket: 1 folyamatos értékadás: vezetéknek, 2 procedurális értékadás: regiszternek (a) blokkoló procedurális értékadás, (b) nem-blokkoló procedurális értékadás. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 19 / 56

20 Értékadások Folyamatos értékadás Folyamatos értékadás assign <változnév> = <kifejezés> Az értékadás jobb oldalán lévő értékek bármelyike is megváltozik, azonnal frissül a jobb oldal is a kifejezésnek megfelelően. Ez a logikai kapuk működését modellezi. wire a, b, c; assign a = b & c; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 20 / 56

21 Értékadások Procedurális értékadás I. Procedurális értékadás kizárólag eseményvezérelten történhet. Ez azt jelenti, hogy egy olyan blokkban kell elhelyezni, amely események hatására aktivizálódik. Verilogban két ilyen blokk létezik: 1 initial: a szimuláció elején, egyszer fut le, és többször nem, 2 always: a fejében megadott feltétel teljesülésekor mindig lefut. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 21 / 56

22 Értékadások Procedurális értékadás II. Az initial blokkban található értékadások a szimuláció során egyszer, a legelején futnak le. Ez a kezdeti értékadások, az inicializáció modellezésének az eszköze. Nem szintetizálható szerkezet (power-on reset nem írható elő Verilog nyelven 1 ). Késleltetések felhasználásával a tesztkörnyezetben a gerjesztő jelsorozatok leírására használható. initial begin... // é rt é kad á sok end 1 FPGA-kban van erre lehetőség Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 22 / 56

23 Értékadások Procedurális értékadás III. Az always blokk nevéhez hűen folyamatosan fut. Amennyiben nem adunk meg feltételt, akkor a benne lévő értékadások folyamatosan kiértékelődnek ebben az esetben azonban a benne szereplő regisztereket vezetékként kezeli a szimulátor (!) Az always blokk érzékenyítése jelváltozásokra VAGY kapcsolata>) Egy esemény: posedge clk, negedge enable Vagy kapcsolat: posedge isvalid or posedge reset posedge clk ) begin... // é rt é kad á sok end Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 23 / 56

24 Értékadások Procedurális értékadás IV. Procedurális értékadás tehát csak initial vagy érzékenyített always blokkban szerepelhet. Két fajtája van: 1 blokkoló értékadás: az egymás alatt lévő értékadások a megadás sorrendjében, egymás után hajtódnak végre, 2 nem-blokkoló értékadás: az egymás alatt értékadások párhuzamosan, egyidőben hajtódnak végre. Procedurális értékadás operátorai 1 Blokkoló: = 2 Nem-blokkoló <= Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 24 / 56

25 Értékadások Procedurális értékadás V. Például egy szinkron számláló működését az alábbi kódrészlet írja le: reg [7:0] counter ; posedge clk ) begin counter = counter + 1; end A fenti kódrészlet hatására a counter regiszter értéke az órajel minden felfutó élére megnő eggyel. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 25 / 56

26 Feltételes elágazások Verilogban Az if szerkezet Az if szerkezet felépítése és használata megegyezik más nyelvek hasonló szerkezeteiével. Alkalmazási területe az always és initial blokkokon belüli felételek megfogalmazása. Az if szerkezet if (<kifejezése>) <utasítás(blokk)> else if (<kifejezése>) <utasítás(blokk)> else <utasítás(blokk)> Az utasításblokk utasítások sorozata, amelyet a begin és end kulcsszavak fognak közre. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 26 / 56

27 Feltételes elágazások Verilogban A case szerkezet I. A case is megfelel a más nyelvek switch illetve case szerkezeteinek. Egy adott kifejezés értékei szerint ágazik el oly módon, hogy a felsorolt értékek közül kiválasztja az aktuálisan érvényeset és azt az ágat hajtja végre. Ha az aktuális érték nem szerepel a felsorolásban, akkor a default érték fut le. case (<kifejezés>) <érték_1>: <utasítás(blokk)_1>; <érték_2>: <utasítás(blokk)_2>;... <érték_n>: <utasítás(blokk)_n>; default: <alapértelmezés szerinti utasítás(blokk)>; endcase Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 27 / 56

28 Feltételes elágazások Verilogban A case szerkezet II. Ha don t care illetve nagy impedanciás értékeket is szerepeltetni szeretnénk az ágakban, akkor speciális case szerkezeteket kell használni: casez: a z értékek feldolgozása, casex: a z és x értékek feldolgozása. Az if-hez hasonlóan, case is csak initial vagy always blokkban szerepelhet. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 28 / 56

29 A késleltetett végrehajtás A késleltetett végrehajtás I. Késleltetések jelölés Verilogban #<késleltetés> <utasítás> Kizárólag szimulációs célokra lehetőség van Verilogban a késleltetések jelölésére. A késleltetést a a szimulációs időlépés egységeiben, egész értékekkel kell megadni. Ezek használatakor érdemes úgy megválasztani a szimulációs időlépést, hogy az jóval kisebb legyen, mint a rendszerben lévő leggyorsabb órajel periódusideje. A tipikus szintaktika fenn látható, de használható a következő írásmód is: posedge clk ) a = #2 b; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 29 / 56

30 A késleltetett végrehajtás A késleltetett végrehajtás II. A késleltetés alkalmazásával lehet létrehozni a tesztkörnyezetben négyszögjeleket: initial begin clk = 1 b0; end always begin #5 clk = ~ clk ; end Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 30 / 56

31 A hierarchikus tervezés egysége: a module A hierarchikus tervezés egysége: a module Egy komplex rendszer tervezésekor részegységeket hozunk létre, amelyeket összekapcsolhatunk. A rendszerek felépítése többszintű és hierarchikus, azaz a részegységek más részegységeket tartalmazhatnak. Verilogban a részegységeket module-nak hívjuk. A modul olyan egység, aminek tetszőleges számú és méretű bemenete, tetszőleges számú és meretű kimenete lehet és amelyből tetszőleges számú példányt hozhatunk létre a HDL kódban. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 31 / 56

32 A hierarchikus tervezés egysége: a module A modulok definiálása I. Modulok definiálása module <név>(<portlista>);... endmodule A modulokat a module kulcsszóval vezetjük be, egyedi nevet adunk nekik és felsoroljuk a portjaik nevét. Figyeljük meg, hogy a modulfejet megadó sort pontosvessző zárja! A modulok definíciójának a végét az endmodule kulcsszó jelzi. A modulok elején fel kell sorolni a portjaikat az input illetve output kulcsszavak segítségével. A portok alapértelmezett típusa a vezeték. Ha egy kimenetet regiszterként szeretnénk megadni, azt külön sorban, a regiszterek megadásának szintaktikájával kell megtenni. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 32 / 56

33 A hierarchikus tervezés egysége: a module A modulok definiálása II. Például egy egyszerű számláló modul definíciója az alábbi módon nézhet ki: module my_counter ( clock, reset, q); input clock ; input reset ; output [7:0] q; reg [7:0] q;... endmodule ; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 33 / 56

34 A hierarchikus tervezés egysége: a module Modulok példányosítása I. Modulok példányosítása <modulenév> <példánynév>(<portlista>); Egy modulból tetszőleges számú példány létrehozható. A példányosításkor egy egyedi nevet kell adnunk a példánynak és meg kell adni, hogy a portjai milyen külső vezetékekhez/regiszterekhez kapcsolódnak. A bekötés úgy történik, hogy a példányhoz kapcsolódó jeleket pontosabban abban a sorban írjuk a portlistájába, amilyen sorrendben az egyes portjaihoz szeretnénk kötni őket. reg clock_1, counter_reset ; wire [7:0] counter ; my_counter mc1 ( clock_1, counter_reset, counter ); Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 34 / 56

35 A hierarchikus tervezés egysége: a module Modulok példányosítása II. Modulok példányosítása explicit párosítás <modulenév> <példánynév>(.<portnév>(kapcsolat),...); Létezik egy alternatív megadása is az összeköttetéseknek: ilyenkor megadjuk a modul portjának a nevét, amihez kapcsolódni szeretnénk és a jelet is, amelyet rákötünk. Ez olyankor hasznos, amikor nagyon sok portja van egy modulnak és nagyon nehéz lenne utólag megmondani, hogy egy adott jel melyik portra kapcsolódik. Ilyenkor a portok deklarálási sorrendje nem számít. reg clock_1, counter_reset ; wire [7:0] counter ; my_counter mc1 (. reset ( counter_reset ),. clock ( clock_1 ),.q( counter )); Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 35 / 56

36 A hierarchikus tervezés egysége: a module A modulok összeköttetései A modulok bemenete csak olyan pontra kapcsolódhat, amely folyamatosan meg van hajtva, tehát mindig kap érvényes értéket: egy vezeték/busz, amely szerepel egy folytonos értékadás bal oldalán, egy regiszter, amely egy procedurális értékadásban szerepel a bal oldalon. A modul bemenete belül csak vezeték lehet. A modulok kimenetét a moduloknak meg kell hajtania tehát a modulon belül: folyamatos értékadással hajtott vezetéknek, procedurális értékadással leírt regiszternek kell lenniük. A modulok kimenetéhez vezetékek csatlakoznak, amelyeket a modul hajt meg. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 36 / 56

37 A hierarchikus tervezés egysége: a module Paraméterek I. A modulok paraméterezhetőek megadhatunk konstansokat, amelyekkel beállíthatóak a modul méretei. A paramétereket a modulokban definiáljuk a parameter kulcsszóval és itt alapértelmezett értéket is kapnak. Egy modulpéldánynak megváltoztatható a paramétere a defparam kulcsszóval. module parmod (a, q); parameter width = 4; input [ width - 1 : 0] a; output q; assign q = &a; endmodule module test ;... parmod pm(a, q); defparam pm. width = 8;... endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 37 / 56

38 A hierarchikus tervezés egysége: a module Paraméterek II. Létezik egy alternatív szintaktika a paraméter példányosításkori megadására: module parmod (a, q); parameter width = 4; input [ width - 1 : 0] a; output q; assign q = &a; endmodule module test ;... parmod #(8) pm(a, q);... endmodule Több paraméter esetén a deklarációjuk sorrendjében, vesszővel elválasztva kell őket felsorolni. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 38 / 56

39 Kombinációs logikák tervezése Kombinációs logikák I. Kombinációs logikát a legegyszerűbb a logikai függvényével megadni, ugyanakkor nagyon összetett áramkörök esetén a függvények nagyon elbonyolódnak. module kombinacios (a,b,c,q); input a; input b; input c; output q; assign q = ~( a & b & c) ~( a & ~c); endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 39 / 56

40 Kombinációs logikák tervezése Kombinációs logikák II. Ha egy always blokkban érzékenységi listájában felsoroljuk a benne lévő kifejezések jobb oldalain szereplő összes változót és az eseményt nem élváltáshoz, hanem minden értékváltáshoz kötjük, akkor kombinációs logikát kapunk. A második feltétel szintaktikailag azt jelenti, hogy nem szerepelnek a posedge illetve negedge kulcsszavak. Ez a leírás azért kényelmes, mert használhatjuk az if, illetve case szerkezeteket, amelyekkel áttekinthetőbbé válik a leírás. module kombinacios (a,b,c,q); input a, b, c; output q; reg q; or b or c) begin if (b == 1 b1) q = a & ~c; else q = 1 b0; end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 40 / 56

41 Kombinációs logikák tervezése Kombinációs logikák III. module kombinacios (a,b,c,q); input a, b, c; output q; reg q; or b or c) begin if (b == 1 b1) q = a & ~c; else q = 1 b0; end endmodule Az előző kódrészletben még két fontos részlet van: a kimenet regiszter típusú ez kötelező egy procedurális értékadásnál, de ettől kombinációs logika szintetizálódik, az if illetve case szerkezeteket teljesen ki kell fejteni, tehát kell else, illetve default ág. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 41 / 56

42 Kombinációs logikák tervezése Multiplexerek megvalósítása A multiplexerek olyan digitális áramkörök, amelyek az adatbemenetükre érkező n bitből egyet másolnak a kimenetükre a címbemenetük alapján. A case szerkezet ideális multiplexerek leírására. module multiplexer (q, data, select ); output q; input [3:0] data ; input [1:0] select ; reg q; select or data ) begin case ( select ) 2 b00 : q = data [0]; 2 b01 : q = data [1]; 2 b10 : q = data [2]; 2 b11 : q = data [3]; endcase end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 42 / 56

43 Kombinációs logikák tervezése Multiplexelt adatutak kialakítása A multiplexerek egyik fontos feladata az, hogy műveletvégző egységek többszörözését megelőzzék úgy, hogy több adatutat is ugyanarra az egységre kapcsolnak. Az alábbi kódban például csak egy összeadó példányosodik. module Muxadd (q, select, a, b, c, d); output [2:0] q; input select ; input [2:0] a; input [2:0] b; input [2:0] c; input [2:0] d; assign q = ( select == 0)? a + b : c + d; endmodule ; Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 43 / 56

44 Kombinációs logikák tervezése Demultiplexerek megvalósítása A demultiplexerek pontosan a multiplexere ellentétei: az egybites adatbemenetét az n bites kimenetének arra a bitjére másolja, amit a kiválasztó bemenete megad. Kiválasztó (chip enable) logikák megvalósítására szokták használni. A megvalósításhoz egyszerűen a biteltoló operátorra van szükség. module demultiplexer (in, select, out ); input in; input [2:0] select ; output [7:0] out ; assign out = in << select ; endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 44 / 56

45 Kombinációs logikák tervezése Dekóder megvalósítása A dekóder az n-bites bemenete bináris értékének megfelelő bitet állítja 1-be a 2 n bites kimenetén. module dekoder ( data, code ); output [3:0] data ; input [1:0] code ; reg [3:0] data ; code ) begin case ( code ) 2 b00 : data = 4 b0001 ; 2 b01 : data = 4 b0010 ; 2 b10 : data = 4 b0100 ; 2 b11 : data = 4 b1000 ; endcase end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 45 / 56

46 Kombinációs logikák tervezése Enkóder megvalósítása I. Az enkóder 2 n bemenetén egyszerre egy darab egyes lehet. Az ennek megfelelő bináris érték jelenik meg az n-bites kimenetén. Gondot jelent az, hogy a bemeneten lehet hibás érték. Kétféle megoldás lehetséges: 1 hiba bit: ha nem megfelelő a bemenet, akkor ez 1-be billen, 2 prioritásos enkóder: az egyeseket prioritás szerint tekinti, így minden bemenethez tartozik értelmes kimenet. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 46 / 56

47 Kombinációs logikák tervezése Enkóder megvalósítása II. module prioritasos_encoder ( code, valid, data ); output [1:0] code ; input [3:0] data ; reg [1:0] code ; data ) begin casex ( data ) 4 b1xxx : code = 2 b11 ; 4 b01xx : code = 2 b10 ; 4 b001x : code = 2 b01 ; 4 b0001 : code = 2 b00 ; default : code = 2 bxx ; endcase end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 47 / 56

48 Sorrendi hálózatok tervezésének alapjai Egy egyszerű számláló Az alábbi számláló egy egyszerű szinkron hálózat, amelyben minden az óra felfutó élére történik. module szamlalo (q, clk, reset ); input clk ; input reset ; output [3:0] q; reg [3:0] q; posedge clk ) begin if ( reset == 1 b1) q = 4 b0; else q = q + 1; end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 48 / 56

49 Sorrendi hálózatok tervezésének alapjai Aszinkron reset Sokszor a reset funkciót aszinkronná teszik, azaz a reset bemenet az órajeltől független, megérkezésekor rögtön alaphelyzetbe állítja az áramkört. Ez úgy érhető el, ha az always blokkot érzékenyítjük a reset bemenetre is. module szamlalo (q, clk, reset ); input clk ; input reset ; output [3:0] q; reg [3:0] q; posedge clk or posedge reset ) begin if ( reset == 1 b1) q = 4 b0; else q = q + 1; end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 49 / 56

50 Teszkörnyezet készítése Tesztkörnyezet készítése I. A teszkörnyezet is egy modul, amit az különböztet meg a többitől, hogy nincsenek portjai. Az ilyen modult a szimulátorok fel szokták ismerni legmagasabb hierchia-szintű modulként, kézzel csak olyankor kell megadni, ha több ilyen is van a rendszerben. A felépítése általában a következő: 1 A tesztelendő modulok példányosítása és összekötése. 2 A tesztszekvenciák leírása egy initial blokkban. 3 A periodikus jelek előállítása always blokkokban. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 50 / 56

51 Teszkörnyezet készítése Tesztkörnyezet készítése II. module testbench ; reg input_1, input_2... reg clk ; // modul példá nyok initial begin clk = 0; // tesztjelek $finish ; end always begin #1 clk = ~ clk ; end endmodule A $finish; a szimuláció végét jelzi erre csak bizonyos tesztkörnyezetekben van szükség, különben azok a periodikus jelek miatt örökké futnának. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 51 / 56

52 Bevezetés A Verilog 2001 újításai A nyelvet megújították 2001-ben. Szintaktikai egyszerűsítéseket és elvi újdonságokat is adtak hozzá. Az új szabvány mára nagyon széles körben támogatott, de mindig érdemes ellenőrizni, hogy a munkakörnyezetünk ismeri-e. Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 52 / 56

53 Egyszerűbb portlista Egyszerűbb portlista A portok megadása egyszerűbb és átláthatóbb lett: nem kell két részletben megadni a portokat minden információ a modulok fejébe került. module szamlalo ( output reg [3:0] q, input clk, input reset ); posedge clk or posedge reset ) begin if ( reset ) q = 4 b0000 ; else q = q + 1; end endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 53 / 56

54 Nevesített paraméterlista Nevesített paraméterlista Amikor példányosításkor megadjuk egy modul paramétereinek az értékét, lehetőség van a paraméternevek és értékeik összepárosítására a portlistához hasonlóan: parmod #(. param1 (2),. param2 (1)) pm(a, b, c, q); Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 54 / 56

55 Skálázható modulok Skálázható modulok I. Előfordul, hogy egy modulból sokat kell példányosítani szabályos elrendezésben, vagy hogy egy bizonyos feltétel teljesülése esetén más modult kell példányosítani, mint a nem teljesülésekor. Ilyenkor hasznos, hogy lehetőség van ciklusban illetve feltételes elágazásban példányosítani modulokat. module onebit ( input a, input b, output q); assign q = a & b; endmodule module eightbit ( input [7:0] a, input [7:0] b, output [7:0] q); genvar i; generate for (i = 0; i < 8; i = i + 1) begin : eightbit_bits onebit a(a[i], b[i], q[i ]); end endgenerate endmodule Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 55 / 56

56 Skálázható modulok Skálázható modulok II. module eightbit ( input [7:0] a, input [7:0] b, output [7:0] q); genvar i; generate for (i = 0; i < 8; i = i + 1) begin : eightbit_bits onebit a(a[i], b[i], q[i ]); end endgenerate endmodule A generálás segédváltozóját (i) a generáló blokkon kívül kell deklarálni. A generáló blokkot a generate és endgenerate kulcsszavak fogják közre. A generáló blokk begin-je után egy címkét kell elhelyezni, ami az egyes generált elemek egyedi eléréséhez szükséges. Az egyes elemek elérése például: eightbit_bits [2]. a Nagy Gergely, Horváth Péter A Verilog HDL áttekintése 56 / 56