LOGIKAI TERVEZÉS HARDVERLEÍRÓ NYELVEN. Dr. Oniga István

Átírás

1 LOGIKAI TERVEZÉS HARDVERLEÍRÓ NYELVEN Dr. Oniga István

2 1. Ismerkedés az ISE fejlesztőrendszerrel és a LOGSYS kártyával 2. Első projekt (Rajz) egyszerű logikai kapuk 3. Második projekt (Verilog) egyszerű logikai kapuk 4. Számláló (Verilog) 5. Komparátor. Multiplexer. Kódolok, dekódolok. 6. Fél összeadó. Teljes összeadó. ALU 7. 4 digites hétszegmenses kijelző meghajtása. 8. Másodpercszámláló 9. Digitális óra 10.Jelzőlámpa 1 11.Jelzőlámpa 2 (másodperc számlálóval) 12.Stopwatch (IPcore használata, DCM használata) 13.Frekvencia generátor 14.PWM 15.Fibonacci számláló

3 A feladatsor L digites hétszegmenses kijelző 2. 4bites ALU eredmény 1 digites kijelzőn 3. 4 digites hétszegmenses kijelző 4. N bites számláló szimuláció 5. N bites számláló Másodperc számláló Négy digites másodpercszámláló Nyolc bites számláló

4 A hétszegmenses kijelző Logsys/Basys kártyán module hex7seg ( input wire [3:0] x, output reg [6:0] a_to_g case (x) 0: a_to_g = 7'b ; 1: a_to_g = 7'b ; 2: a_to_g = 7'b ; 3: a_to_g = 7'b ; 4: a_to_g = 7'b ; 5: a_to_g = 7'b ; 6: a_to_g = 7'b ; 7: a_to_g = 7'b ; 8: a_to_g = 7'b ; 9: a_to_g = 7'b ; 'ha: a_to_g = 7'b ; 'hb: a_to_g = 7'b ; 'hc: a_to_g = 7'b ; 'hd: a_to_g = 7'b ; 'he: a_to_g = 7'b ; 'hf: a_to_g = 7'b ; default: a_to_g = 7'b ; // 0 endcase endmodule module hex7seg_top ( input wire [3:0] sw, output wire [6:0] a_to_g, output wire [3:0] an, output wire dp assign an = 4'b0000; // all digits on assign dp = 1; // dp off hex7seg D4 (.x(sw),.a_to_g(a_to_g) endmodule

5 4 bites ALU eredménye 1 digites kijelzőn module hex7seg ( input wire [3:0] x, output reg [6:0] a_to_g case (x) 0: a_to_g = 7'b ; 1: a_to_g = 7'b ; 'hf: a_to_g = 7'b ; default: a_to_g = 7'b ; // 0 endcase endmodule module alu_hex7seg_top ( input wire [7:0] sw, input wire [2:0] btn, output wire [6:0] a_to_g, output wire [3:0] an, output wire [3:0] led, output wire dp wire [7:0] res hex7seg D4 (.x(res[3:0]),.a_to_g(a_to_g) alu alu_res (.a(sw[7:4]),.b(sw[3:0]),.f(btn),.r(res) assign an = 4'b1110; assign dp = 1; assign led = res[7:4]; endmodule // only one digits on // dp off

6 4 digites hétszegmenses kijelző meghajtása

7 TOP MODULE - 4 digites hétszegmenses kijelző meghajtása Listing 10.4 x7segb.v // Example 10d: x7segb - Display 7-seg with leading blanks // input cclk should be 190 Hz module x7segbc ( input wire [15:0] x, input wire cclk, input wire clr, output reg [6:0] a_to_g, output reg [3:0] an, output wire dp reg [1:0] s; reg [3:0] digit; wire [3:0] aen; assign dp = 1; // set aen[3:0] for leading blanks assign aen[3] = x[15] x[14] x[13] x[12]; assign aen[2] = x[15] x[14] x[13] x[12] x[11] x[10] x[9] x[8]; assign aen[1] = x[15] x[14] x[13] x[12] x[11] x[10] x[9] x[8] x[7] x[6] x[5] x[4]; assign aen[0] = 1; // digit 0 always on // Quad 4-to-1 MUX: mux44 case(s) 0: digit = x[3:0]; 1: digit = x[7:4]; 2: digit = x[11:8]; 3: digit = x[15:12]; default: digit = x[3:0]; endcase Listing 10.4 (cont.) x7segb.v // 7-segment decoder: hex7seg case(digit) 0: a_to_g = 7'b ; 1: a_to_g = 7'b ; 2: a_to_g = 7'b ; 3: a_to_g = 7'b ; 4: a_to_g = 7'b ; 5: a_to_g = 7'b ; 6: a_to_g = 7'b ; 7: a_to_g = 7'b ; 8: a_to_g = 7'b ; 9: a_to_g = 7'b ; 'ha: a_to_g = 7'b ; 'hb: a_to_g = 7'b ; 'hc: a_to_g = 7'b ; 'hd: a_to_g = 7'b ; 'he: a_to_g = 7'b ; 'hf: a_to_g = 7'b ; default: a_to_g = 7'b ; // 0 endcase // Digit select begin an = 4'b1111; if(aen[s] == 1) an[s] = 0; end // 2-bit counter cclk or posedge clr) begin if(clr == 1) s <= 0; else s <= s + 1; end endmodule

8 Top modul assign x = {sw,btn[2:0],5'b01010}; // digit 0 = A Listing 10.5 x7segb_top.v // Example 10e: x7seg_top module x7segb_top ( input wire clk, input wire [3:0] btn, input wire [7:0] sw, output wire [6:0] a_to_g, output wire [3:0] an, output wire dp wire [15:0] x; // concatenate switches and 3 buttons assign x = {sw,btn[2:0],5'b01010}; // digit 0 = A x7segb X2 (.x(x),.clk(clk),.clr(btn[3]),.a_to_g(a_to_g),.an(an),.dp(dp) endmodule

9 N bites számláló leírása N paraméter Paraméter alapértelmezett értéke = 8 Aszinkron törlés (clr az érzékenység listában) module Ncounter # (parameter N = 8) ( input wire clr, input wire clk, output reg [N 1:0] q // N bit counter clk or posedge clr) begin if(clr == 1) q <= 0; else q <= q + 1; end endmodule

10 N bites számláló Új projekt (File New Project), Projektünk neve legyen counter (javaslat), Legmagasabb szintű forrásként HDL típust adjunk meg! Példányosítás: a paraméter megadásával kezdődik Ncounter #(.N(4)) cnt16 (.clr(clr),.clk(clk),.q(q) Szimuláció Láb hozzárendelés: Bemetek: clk, clr logsys (P129 és P119) Kimenetek: q led-ek

11 Másodperc számláló

12 Rategen modul Másodperc számláló

13 hex2seg modul Top modul

14 Négy digites másodpercszámláló

15 Top Modul HIBÁS!!!

16 Top Modul module wpbevtop1( input clk, btn0, sw0, output [3:0] q0, output [7:0] segn, output [3:0] dign reg rst; wire [15:0] hex; wire [7:0] seg; wire ce4, ce3, ce2, ce1; wire [3:0] q3, q2, q1, dig; clk) //Synchronize inputs begin rst <= (btn0 wire ce; rategen rategenerator(.clk(clk),.rst(rst),.cy(ce) count_sec counter0(.clk(clk),.rst(rst),.ce(ce),.q(q0),.eq9(ce1) endmodule count_sec counter1(.clk(clk),.rst(rst),.ce(ce&ce1),.q(q1),.eq9(ce2) count_sec counter2(.clk(clk),.rst(rst),.ce(ce&ce1&ce2),.q(q2),.eq9(ce3) count_sec counter3(.clk(clk),.rst(rst),.ce(ce&ce1&ce2&ce3),.q(q3),.eq9(ce4) disp_hex segdecoder (.clk(clk),.rst(rst),.val(hex),.seg(seg),.dig(dig) assign hex = {q3,q2,q1,q0}; assign segn = ~seg; // Board signals are active low assign dign = ~dig; // EZ A JÓ MEGOLDÁS!!!