LOGIKAI TERVEZÉS HARDVERLEÍRÓ NYELVEN. Előadó: Dr. Oniga István

Átírás

1 LOGIKAI TERVEZÉS HARDVERLEÍRÓ NYELVEN Előadó: Dr. Oniga István

2 Programozható logikai áramkörök fejlesztőrendszerei

3 Fejlesztő rendszerek Terv leírás: (Design Entry) Xilinx Foundation ISE Külső eszköz Mentor Graphics: FPGA Advantage Celoxica: DK Design Suite Terv szintézis: (Design Synthesis) XST: Xilinx Synthesis Technology Mentor: Leonardo Spectrum Synplicity: Synplify Pro Celoxica: DK Design Suite Szimuláció: Xilinx ISIM szimulátor Mentor: Modelsim Aldec: Active-HDL Celoxica: DK Design Suite In Circuit verifikáció: Xilinx: ChipScope

4 Szintézis, szimulációs program beállítása

5 Az ISE rendszer részei Xilinx ISE - Integrated Software Environment integrált szoftverkörnyezet a Xilinx cég FPGA-ihoz és CPLD-ihez kifejlesztett szoftver. ISE WebPack - ISE rendszer egyszerűbb, de funkcionálisan komplett változata csak a Xilinx cég IC-ivel való implementálást támogatja, nem támogatja az összes család összes IC-jét, hanem tipikusan csak a kisebb komplexitásúakat, ingyenes szoftver, szabadon letölthető.

6 Fejlesztés folyamata Project Navigator szoftver, az ISE keretprogram Rendszertervezés (Terv leírás + tervezési megkötések constraints) RTL szimuláció - Tesztkörnyezet ( Testbench ) Szintézis Implementáció: TRANSLATE MAP PAR (place & route) Statikus időzítési analizis: timing parameters meghatározása (max clock frequency, propagation delays etc.) Bitstream generálása és letöltése (konfigurációs file -.bit)

7 Terv leírás A tervező az elképzeléseit, terveit háromféle formában viheti be a rendszerbe. Kapcsolási rajz (Schematic) formájában, a Xilinx ECS (Engineering Capture System), a kapcsolási rajz készítő és beviteli program segítségével. Hardver leíró nyelven. Ezt a bevitelt a HDL editor rész támogatja. A támogatott nyelvek: ABELHDL, Verilog és VHDL. A rendszer sok mintaleírást is tartalmaz, úgynevezett sablonok (template) formájában. Állapotgép. Lehetőség van arra is, hogy a tervező az elképzelt sorrendi hálózat működését állapotgráf formájában adja meg. Ezt a StateCAD alrendszer segíti, mellyel megrajzolható az állapotgráf, majd ezután a StateCAD az állapotgráfból HDL leírást is tud készíteni. (csak régebbi verziókban)

8 Szintézis Xilinx Synthesis Technology (XST) alrendszer végez, amely ugyancsak az ISE része (szintézisre léteznek más programok is). A szintézer a HDL leírásból előállít egy minimalizált és optimalizált huzalozási listát (NGC vagy EDIF), amely az adott FPGA primitíveket, és a köztük levő kapcsolatokat tartalmazza.

9 Terv verifikálása Azt ellenőrizzük, hogy a terv szerinti áramkör működése megfelel-e a feladat specifikációjának. A verifikálás szimulációval történik. A WebPACK rendszer szimulátora a Xilinx ISE Simulator (Isim). A modellt működtetni, "gerjeszteni" kell, - a modell bemeneteire megfelelően változó jeleket kell adni. Ez az tesztvektorok sorozatának ráadásával történik. A tesztvektorokat a tervező beleírhatja a HDL leírásba, mint tesztelési környezet (testbench).

10 Implementáció TRANSLATE MAP PAR (place & route) TRANSLATE: több, esetleg eltérő nyelven megírt tervezői file (HDL) összerendelése (merge) egyetlen netlist- fájlba (EDIF) MAP = technology mapping: leképzés az adott FPGA primitív-készletére (a kapukat CLB-é, ill. IOB-á képezi le ) PAR: a végleges fizikai áramkört hozza létre amelyben a primitíveket fizikai helyekre rak és kialakítja a fizikai huzalozást (routing).

11 A FPGA belső felépítése az FPGA Editor-ban A FPGA belső felépítése az FPGA Editor-ban

12 A CLB belső felépítése az FPGA Editor-ban

13 Konfiguráció A konfigurációt (LUT tartalom, huzalozás, csatlakozások, egyéb paraméterek) SRAM tárolja Tápfeszültség kikapcsolásakor elveszíti a konfigurációt Bekapcsolás után konfiguráció szükséges EEPROM-ból, automatikusan Fejlesztői kábel segítségével ún. JTAG porton keresztül Bitstream - konfigurációs file (.bit) generálása letöltése soros interfészen keresztül (JTAG) IMPACT program végzi

14 Xilinx ISE bemutatása Sources window (források) Munka ablak (editor) Process window (feldolgozások ) Console (üzenet ablak)

15 A project létrehozása A fejlesztőkörnyezet elindítása: Start -> Programs\Xilinx ISE Design Suite 14.3\ISE Design Tools\Project Navigator. Új projekt (File New Project) - minden projektnek külön könyvtárat hoz létre, Projektünk neve legyen elso_rajz (javaslat), Legmagasabb szintű forrásként kapcsolási rajz alapú (schematic) típust adjunk meg!

16 FPGA tulajdonságainak beállítása A Next gombra kattintás után megjelenő Device Properties mezőben a Value oszlop legördülő listáiból válassza az alábbi értékeket: Device Family: Spartan3E Device: xc3s250e Package: tq144 Speed Grade: -4 Synthesis Tool: XST (VHDL/Verilog) Simulator: ISim (VHDL/Verilog) A Next, majd Finish gombra kattintva elkészül az üres project.

17 Új forrás hozzáadása Hozzunk létre forrás fájlt (Project New Source...)! A forrásunk típusa schematic, a neve logikai_kapuk! Amennyiben nem történt meg automatikusan, adjuk hozzá a forrás fájlt a projektünkhöz (Project Add Source...)

18 Kapcsolási rajz alapú projekt Kapcsolási rajz szerkesztő ablak

19 Példa Logikai kapuk implementációja

20 A parancsok illetve parancsikonok Nevezzük el a különböző busz-elnevezéseket és az I/O markereket! Vezeték, busz elnevezése: Add Net Name (a bal alsó ablakban az Options fülnél a Name sorba írjuk a nevet, majd kattintsunk az elnevezni kívánt vezetékre. Az esztétikus kivitelezésre törekedve ügyeljünk, hogy a vezeték elég hosszú legyen a felirat elhelyezéséhez!).5 I/O marker elnevezése: dupla kattintás az I/O markeren, a felugró ablakban Name mező átírása.

21 Constraints file (1) A láb-hozzárendelések elvégzéséhez egy constraint fájlt adunk a projekthez. Válasszuk ki a Project / New Source menüpontot, a felbukkanó ablakban pedig álljunk az Implementation Constraint File-ra, névnek pedig válasszuk a elso-t. Next/Finish gomb megnyomása után a Sources ablakban meg is jelenik a elso.ucf fájl. Ha sikeresen lelestük a panelről a használt lábak nevét, az alábbihoz egészen hasonlatos ucf filet kapunk NET "btn0" LOC = "P38" ; NET "btn1" LOC = "P36" ; NET "led0" LOC = "P59" ; NET "led1" LOC = "P58" ; NET "led2" LOC = "P54" ; NET "led3" LOC = "P53" ; NET "led4" LOC = "P52" ; NET "led5" LOC = "P51" ; NET "led6" LOC = "P50" ;

22 Constraints file (2) A láb-hozzárendelések elvégzéséhez használhatjuk a: Planahead programot (más megkötések megadását is lehetővé teszi)

23 Constraints file (3) A láb-hozzárendelések Verilog fájlban is megadhatok

24 A terv implementációja A terv leképzése az FPGA struktúrára (Implement Design), View implementation Hierarchy ablak a top level fájl Processes ablak Implement Design Konfigurációs bitminta létrehozása

25 Az FPGA konfigurálása Tényleges realizálás az FPGA konfigurálásával (beprogramozásával), az előző műveletben létrehozott.bit konfigurációs fájlnak az FPGA-ba való letöltésével történik

26 Hardver leíró nyelv alapú tervezés Példa: Logikai kapuk implementációja HDL nyelven

27 A project létrehozása A fejlesztőkörnyezet elindítása: Start -> Programs\Xilinx ISE Design Suite 12.3\ISE Design Tools\Project Navigator. Új projekt (File New Project) - minden projektnek külön könyvtárat hoz létre, Projektünk neve legyen elsohdl (javaslat), Legmagasabb szintű forrásként HDL típust adjunk meg!

28 FPGA tulajdonságainak beállítása A Next gombra kattintás után megjelenő Device Properties mezőben a Value oszlop legördülő listáiból válassza az alábbi értékeket: Device Family: Spartan3E Device: xc3s250e Package: tq144 Speed Grade: -4 Synthesis Tool: XST (VHDL/Verilog) Simulator: ISim (VHDL/Verilog) A Next, majd Finish gombra kattintva elkészül az üres project.

29 Tervezői file (HDL) hozzáadása Hozzunk létre forrás fájlt (Project New Source...)! A forrásunk típusa Verilog Module, a neve ElsoHDL! Amennyiben nem történt meg automatikusan, adjuk hozzá a forrás fájlt a projektünkhöz (Project Add Source...)

30 Portok megadása

31 Generált HDL fájl

32 Generált HDL fájl Ide kerül a felhasználói kódrészlet

33 Láb-hozzárendelés egy constraint fájlt adunk a projekthez. Válasszuk ki a Project / Add Copy of Source menüpontot, a felbukkanó ablakban pedig keresük meg az elözö projektben használt eslo.ucf fájlt. OK gomb megnyomása után a Sources ablakban meg is jelenik a elso.ucf fájl.

34 Láb-hozzárendelés egy constraint fájlt adunk a projekthez.

35 Szimuláció és verifikáció Szimulációs lehetőségek Start Ellenőrzés után Viselkedési Funkcionális Fordítás után Leképezés után Időzítési Elhelyezés, huzalozás Szintézis Implementáció Viselkedési szimuláció Funkcionális szimuláció Időzítés analízis Időzítési szimuláció Verifikáció Logikai analizátor ChipScope Pro Hardver co-szimuláció FPGA programozás Verifikáció

36 Szimulacio a ISE Webpack-ben Az ellenőrzési környezet testbench - tesztelési környezet) létrehozása az egységet működtető jelformák (gerjesztő jelek) megadásával történik Szimulator szoftverek ISE simulator Modelsim NC-Sim VCS MX Szimulacios modszerek Tesztvektor Grafikus HDL Eredmeny Grafikus Text. Régebbi ISE verziókban lehetőség volt a gerjesztőjelek grafikus felületen történő megadására, az újabb verziókból azonban kikerült ez a funkció, így az egyetlen lehetőség a HDL nyelvű leírás.

37 Verilog Test Fixture Test Fixture A Test Fixture egy Verilog modul A tesztelendő modul almodulként van beillesztve Minden, a szintézisnél használt nyelvi elem felhasználható Nem szintetizálható nyelvi elemek Időalap timescale 1ns/1ps Megadott idők ns-ban értendők Szimulációs lépésköz: 1 ps

38 Test Fixture - initial initial blokk 0. időpillanatban kezdődik a végrehajtása Egyszer fut le Az initial blokkok egymással, és az always blokkokkal párhuzamosan működnek Az initial blokkon belüli késleltetések összeadódnak, pl. initial begin a <= 0; #10 a <= 1; #25 a <= 2; #5 a <= 0; end

39 Test Fixture - always Órajel generálás initial clk <= 1; always #5 clk <= ~clk; Órajelre működő bemenetek (pl. számláló) initial cntr <= 0; (posedge clk) #2 cntr <= cntr + 1; t OH =2ns