1 Laboratóriumi gyakorlat

Átírás

1 1 Laboratóriumi gyakorlat A gyakorlat célja: megismerkedni a félév során használandó fejlesztoeszközökkel megismerkedni a félév során használandó fejlesztoeszközökkel megszerezni a szükséges készségeket a további gyakorlatokhoz elemi jártasságot szerezni a Verilog nyelv használatában

2 Bevezető az ISE rendszer használatához

3 Fejlesztő rendszerek Terv leírás: (Design Entry) Xilinx Foundation ISE Külső eszköz Mentor Graphics: FPGA Advantage Celoxica: DK Design Suite Szintézis terv: (Design Synthesis) XST: XilinxSynthesis Technology Mentor: Leonardo Spectrum Synplicity: Synplify Pro Celoxica: DK Design Suite Szimuláció: Mentor: Modelsim Aldec: Active HDL Celoxica: DK Design Suite I Ci it ifiká ió In Circuit verifikáció: Xilinx: ChipScope

4 Az ISE rendszer részei Xilinx ISE - Integrated Software Environment integrált szoftverkörnyezet a Xilinx cég FPGA-ihoz és CPLD-ihez kifejlesztett szoftver. ISE WebPack - ISE rendszer egyszerűbb, de funkcionálisan komplett változata csak a Xilinx cég IC-ivel való implementálást támogatja, nem támogatja az összes család összes IC-jét, hanem tipikusan csak a kisebb komplexitásúakat, ingyenes szoftver, szabadon letölthető.

5 Fejlesztés folyamata Project Navigator szoftver, az ISE keretprogram Rendszertervezés (Terv leírás + tervezési megkötések constraints) RTL szimuláció - Tesztkörnyezet ( Testbench ) Szintézis Implementáció: TRANSLATE MAP PAR (place & route) Statikus időzítési analizis: timing parameters meghatározása (max clock frequency, propagation delays etc.) Bitstream generálása és letöltése (konfigurációs file -.bit)

6 Terv leírás A tervező az elképzeléseit, terveit háromféle formában viheti be a rendszerbe. Kapcsolási rajz (Schematic) formájában, a Xilinx ECS (Engineering Capture System), a kapcsolási rajz készítő és beviteli program segítségével. Hardver leíró nyelven. Ezt a bevitelt a HDL editor rész támogatja. A támogatott nyelvek: ABELHDL, Verilog és VHDL. A rendszer sok mintaleírást is tartalmaz, úgynevezett sablonok (template) formájában. Állapotgép. Lehetőség van arra is, hogy a tervező az elképzelt sorrendi hálózat működését állapotgráf formájában adja meg. Ezt a StateCAD alrendszer segíti, mellyel megrajzolható az állapotgráf, majd ezután a StateCAD az állapotgráfból HDL leírást is tud készíteni.

7 Terv verifikálása Azt ellenőrizzük, hogy a terv szerinti áramkör működése megfelel e a feladat specifikációjának. A verifikálásszimulációval i ió l történik. té A WebPACK rendszer szimulátora a Xilinx ISE Simulator. A modellt működtetni, "gerjeszteni" kell, amodell bemeneteire megfelelően változó jeleket kell adni. Ez az tesztvektorok sorozatának ráadásával történik. A tesztvektorokat a tervező beleírhatja a HDL leírásba, mint tesztelési környezet (testbench).

8 Szintézis Xilinx Synthesis Technology (XST) alrendszer végez, amely ugyancsak az ISE része (szintézisre léteznek másprogramok is). A szintézer a HDL leírásból előállít egy minimalizált és optimalizált huzalozási listát, amely az adott FPGA primitíveket (LUT, FF), és a köztük levő kapcsolatokat tartalmazza.

9 Implementáció TRANSLATE MAP PAR (place & route) TRANSLATE: több, esetleg eltérő nyelven megírt tervezői file (HDL) összerendelése (merge) egyetlen netlist fájlba (EDIF) MAP = technology mapping: leképzés az adott FPGA primitív készletére (a kapukat CLB é, ill. IOB á képezi le ) PAR: a végleges fizikai áramkört hozza létre amelyben a primitíveket fizikai helyekre rak és kialakítja a fizikai huzalozást (routing).

10 Konfigurálás fg Bitstream konfigurációs file (.bit) generálása letöltése soros interfészen keresztül (JTAG) IMPACT program végzi

11 Xilinx ISE bemutatása Sources window (források) Munka ablak (editor) Process window (feldolgozások ) Console (üzenet ablak)

12 A project létrehozása A fejlesztőkörnyezet elindítása: Start -> Programs\Xilinx ISE Design Suite 12.3\ISE Design Tools\Project Navigator. Új projekt (File New Project) - minden projektnek külön könyvtárat hoz létre, Projektünk neve legyen elso_rajz (javaslat), Legmagasabb szintű forrásként kapcsolási rajz alapú (schematic) típust t adjunk meg!

13 FPGA tulajdonságainak beállítása A Next gombra kattintás után megjelenő Device Properties mezőben a Value oszlop legördülő listáiból válassza az alábbi értékeket: Device Family: Spartan3E Device: xc3s100e Package: CP132 Speed Grade: 4 Synthesis Tool: XST (VHDL/Verilog) Simulator: ISim (VHDL/Verilog) A Next, majd Finish gombra kattintva elkészül az üres project.

14 Új forrás hozzáadása Hozzunk létre forrás fájlt (Project New Source...)! A forrásunk típusa schematic,, a neve logikai_kapuk! Amennyiben nem történt meg automatikusan, adjuk hozzá a forrás fájlt a projektünkhöz (Project Add Source...)

15 Kapcsolási rajz alapú projekt Kapcsolási rajz szerkesztő ablak

16 A feladat Logikai kapuk implementációja

17 A parancsok illetve parancsikonok Nevezzük el a különböző busz elnevezéseket és az I/O markereket! Vezeték, busz elnevezése: Add Net Name (a bal alsó ablakban az Options fülnél a Name sorba írjuk a nevet, majd kattintsunk az elnevezni kívánt vezetékre. Az esztétikus kivitelezésre törekedve ügyeljünk, hogy a vezeték elég hosszú legyen a felirat elhelyezéséhez!).5 I/O marker elnevezése: dupla kattintás az I/O markeren, a felugró ablakban Name mező átírása.

18 Constraints file A láb hozzárendelések elvégzéséhez egy constraint fájlt adunk a projecthez. Válasszuk ki a Project / New Source menüpontot, a felbukkanó ablakban pedig álljunk az Implementation Constraint File ra, névnek pedig válasszuk a elso t. Next/Finish gomb megnyomása után a Sources ablakban meg is jelenik a elso.ucf fájl. Ha sikeresen lelestük a panelről a használt lábak nevét, az alábbihoz egészen hasonlatos ucf filet kapunk NET "btn0" LOC = G12" ; NET "btn1" LOC = C11" ; NET "led0" LOC = M5" ; NET "led1" LOC = M11" ; NET "led2" LOC = P7" ; NET "led3" LOC = P6" ; NET "led4" LOC = N5" ; NET "led5" LOC = N4" ; NET "led6" LOC = P4" ;

19 A terv implementációja A terv leképzése é az FPGA struktúrára (Implement Design), View implementation Hierarchy ablak a top level fájl Processes ablak Implement Design Konfigurációs bitminta létrehozása

20 Az FPGA konfigurálása Tényleges realizálás az FPGA konfigurálásával (beprogramozásával), az előző műveletben létrehozott.bit konfigurációs fájlnak az FPGA ba való letöltésével történik. Digilent Nexys 2 kártya: Digilent Adept Suite com/products/detail cfm?navpath=2 Nexys 2 reference manual

21 Digilent Nexys 2 Xilinx Spartan-3E FPGA, 500K or 1200K gate USB2 port providing board power, device configuration, and high-speed data transfers Works with ISE/Webpack and EDK 16MB fast Micron PSDRAM 16MB Intel StrataFlash Flash R Xilinx Platform Flash ROM High-efficiency switching power supplies (good for battery-powered applications 50MHz oscillator, plus a socket for a second oscillator 75 FPGA I/O s routed to expansion connectors (one high-speed Hirose FX2 connector with 43 signals and four 2x6 Pmod connectors) All I/O signals are ESD and short-circuit protected, ensuring a long operating life in any environment. On-board I/O includes eight LEDs, four-digit sevensegment display, four pushbuttons, eight slide switches Ships in a DVD case with a high-speed USB2 cable Requires Adept 2.0 or later for operation

22 Digilent Adept suite Digilent Adept is a unique and powerful solution which allows you to communicate with Digilent il system boards and a wide assortment t of logic devices. ADEPT for Windows Adept 2 provide JTAG configuration and data transfering Also adds board verification and I/O expansion features. Configure the Xilinx logic devices. Initialize a scan chain, program FPGAs, CPLDs, and PROMs, organize and keep track of your configuration files Transfer data to and from the onboard FPGA on your system board. Read from and write to specified registers. Load a stream of data to a register or read a stream of data from a register. Organize and quickly connect to your communications modules. Program Xilinx XCFS Platform Flash devices using.bit or.mcs files. Program Xilinx CoolRunner2 CPLDs using.jed files. Program most Spartan and Virtex series FPGAs with.bit files

23 Digilent Adept szoftver 1 2 FPGA konfigurálás:.bit (generált konfigurációs fájl)

24 KÁRTYA TESZTELÉSE Start Teszt: RAM Flash Kapcsolok Nyomógombok LED-ek 7 Szegmenses kijelző

25 Eredmények A btn0 és btn1 nyomógombok megnyomásával alítsa elő a négy lehetséges bemeneti kombinációt és írja be a led ek megfelelő állapotijait Ellenőrizze a minden logikai függvények igaság táblázatát btn0 btn1 led0 NOT led1 AND led2 OR led3 NAND led4 NOR led5 XOR led6 XNOR

26 Új feladat Logikai kapuk implementációja HDL nyelven

27 A project létrehozása A fejlesztőkörnyezet elindítása: Start -> Programs\Xilinx ISE Design Suite 12.3\ISE Design Tools\Project Navigator. Új projekt (File New Project) - minden projektnek külön könyvtárat hoz létre, Projektünk neve legyen elsohdl (javaslat), Legmagasabb szintű forrásként HDL típust t adjunk meg!

28 FPGA tulajdonságainak beállítása A Next gombra kattintás után megjelenő Device Properties mezőben a Value oszlop legördülő listáiból válassza az alábbi értékeket: Device Family: Spartan3E Device: xc3s100e Package: CP132 Speed Grade: 4 Synthesis Tool: XST (VHDL/Verilog) Simulator: ISim (VHDL/Verilog) A Next, majd Finish gombra kattintva elkészül az üres project.

29 Tervezői file (HDL) hozzáadása Hozzunk létre forrás fájlt (Project New Source...)! A forrásunk típusa Verilog Module,, a neve ElsoHDL! Amennyiben nem történt meg automatikusan, adjuk hozzá a forrás fájlt a projektünkhöz (Project Add Source...)

30 Portok megadása

31 Generált HDL fájl

32 Generált HDL fájl Ide kerül a flh felhasználói álóikódrészlet

33 Láb hozzárendelés egy constraint fájlt adunk a projekthez. Válasszuk ki a Project / Add Copy of Source menüpontot, a felbukkanó ablakban pedig keresük meg az elözö projektben használt eslo.ucf fájlt. OK gomb megnyomása után a Sources ablakban meg is jelenik a elso.ucf fájl.

34 Láb hozzárendelés egy constraint fájlt adunk a projekthez.

35 Eredmények A btn0 és btn1 nyomógombok megnyomásával alítsa elő a négy lehetséges bemeneti kombinációt és írja be a led ek megfelelő állapotijait Ellenőrizze a minden logikai függvények igaság táblázatát btn0 btn1 led0 NOT led1 AND led2 OR led3 NAND led4 NOR led5 XOR led6 XNOR

36 Schematic feladat btn0 btn1 led0=(ab) led1=a +B

37 HDL feladat btn0 btn1 led0=(ab) led1=a +B

38 Új feladat NET sw<0>" LOC="P11"; NET "sw <1>" LOC= L3"; NET "sw <2>" LOC= K3"; NET "sw <3>" LOC= B4";

39 Új feladat module gates4b ( input [3:0] x, output t and4_, output or4_, output xor4_ ); assign and4_ = &x; assign or4 _ = x; assign xor4_ = ^x; endmodule NET "x<0>" LOC=" P11 "; NET "x<1>" LOC=" L3 "; NET "x<2>" LOC=" K3 "; NET "x<3>" LOC=" B4 ";