A hardver tervezése Xilinx, Inc. All Rights Reserved
|
|
- Béla Bogdán
- 5 évvel ezelőtt
- Látták:
Átírás
1 A hardver tervezése 2004 Xilinx, Inc. All Rights Reserved
2 Célok A modul befejezésével elsajátított ismeretek: A mester, szolga, buszhozzáférés kiosztó funkciók jelentése A MicroBlaze és PowerPC processzorok buszainak felépítése A MicroBlaze 6 különbözı rendszerkonfigurációja A Virtex-II Pro eszközök JTAG interfésze Hardware Design Xilinx, Inc. All Rights Reserved
3 Tartalom Busz funkciók : Mester, szolga, buszhozzáférés kiosztó Power PC : PLB, OPB, DCR, DSOCM, ISOCM MicroBlaze: IOPB, DOPB, ILMB, DLMB, XCL, FSL A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
4 Busz 1x1 A busz egy többvezetékes adatút, ami egymással szoros kapcsolatban lévı részekbıl áll Címbusz, adatbusz, vezérlı busz A processzor és a perifériák a buszon keresztül kommunikálnak A periféria egységeket szerepük szerint osztályozhatjuk, mint Mester, szolga, buszhasználat kiosztó (Arbiter) vagy együttes mester/szolga( Pl. busz kapcsolat híd) Arbiter Master Arbiter Master Master/ Slave Slave Slave Slave Hardware Design Xilinx, Inc. All Rights Reserved
5 Busz 1x1 A busz mester egységek képesek busz átviteleket kezdeményezni A busz szolga perifériák csak válaszolnak a kérésekre A busz hozzáférés kiosztás 3 lépésbıl áll: A következı busz mester funkciót kérı eszköz beállítja a busz kérés vonalat A busz hozzáférés vezérlı (arbiter) folyamatosan figyeli a kéréseket, ennek megfelelıen a mesterek prioritási sémája és az aktuális kérések alapján kiadja az egyedi hozzáférés engedélyezı jelet a megfelelı mesternek. Az aktív kérést kiadó mesterek mintavételezik saját engedélyezı jeleiket, amíg az aktívvá válik. Ezután akkor kezdeményezhetik az adatátvitelt a mester és a szolga között, amikor a jelenlegi buszmester lemond a busz használatáról. Buszhasználat kiosztó mechanizmusok Rögzített prioritás, körben forgó, kevert Hardware Design Xilinx, Inc. All Rights Reserved
6 PowerPC alapú beágyazott rendszerek RocketIO Dedicated Hard IP Flexible Soft IP ISOCM BRAM PowerPC 405 Core DSOCM BRAM IBM CoreConnect on-chip bus standard PLB, OPB, and DCR DCR Bus Instruction Data Arbiter OPB PLB On-Chip Peripheral Bus Bus Bridge Processor Local Bus Arbiter On-Chip Peripheral UART GPIO GB E-Net e.g. Memory Controller Hi-Speed Peripheral A teljes rendszer kialakítása a szükséges teljesítmény és költség paraméterek alapján ZBT SSRAM DDR SDRAM SDRAM Külsö memóriák Hardware Design Xilinx, Inc. All Rights Reserved
7 PowerPC busz rendszer DSOCM busz 32 bit adat 32 bit cím BRAM PLB busz 64 bit adat 32 bit cím DDR OPB busz 32 bit adat 32 bit cím IIC SDRAM UART DSOCM DSPLB ISPLB INTC BRAM OPB2PLB GPIO Ethernet ISOCM busz 64 bit adat 32 bit cím PPC405 ISOCM BRAM DCR PLB ARB DCR busz 32 bit adat 10 bit cím PLB2OPB OPB ARB LCD BRAM INTC Hardware Design Xilinx, Inc. All Rights Reserved
8 MicroBlaze alapú beágyazott rendszerek BRAM LocalLink FIFO Channels 0,1.32 Custom Functions Local Memory Bus MicroBlaze 32-Bit RISC Core Custom Functions UART I-Cache BRAM D-Cache BRAM OPB 10/100 E-Net Configurable Sizes Possible in Virtex-II Pro Flexible Soft IP Arbiter On-Chip Peripheral Bus Bus Bridge On-Chip Peripheral Hi-Speed Peripheral Dedicated Hard IP Instruction Data PLB PowerPC 405 Core Processor Local Bus Arbiter e.g. Memory Controller GB E-Net Külsö memória FLASH/SRAM Hardware Design Xilinx, Inc. All Rights Reserved
9 MicroBlaze busz rendszer BRAM Cache kapcsolat ILMB busz DLMB Ext Mem IXCL ILMB IOPB Ext Mem MicroBlaze DXCL DOPB IOPB busz IIC UART GPIO Ethernet DLMB busz Cache kapcsolat LCD Ext Mem DOPB busz BRAM INTC Minden buszon 32 bites adat és cím OPB ARB Hardware Design Xilinx, Inc. All Rights Reserved
10 CoreConnect busz architektúra Az IBM CoreConnect szabvány három buszt biztosít az egységek, könyvtári makrók és felhasználói logika összekapcsolására: Gyors processzor busz Processor Local Bus (PLB) Áramkörön belüli periféria busz On-chip Peripheral Bus (OPB) Eszközvezérlı busz Device Control Register (DCR) busz Az IBM ingyen, költségmentesen kínálja a CoreConnect architektúra felhasználói licencét. A licenc felhasználók megkapják a PLB arbiter, az OPB arbiter, és a PLB/OPB híd terveket, a busz modellezı eszközökkel és a PLB/OPB DCR busz funkcionális fordítókkal együtt Ezek az eszközök csak akkor szükségesek, ha a felhasználó saját CoreConnect perifériát készít vagy használni kívánja a busz funkcionális modelleket (BFM) Hardware Design Xilinx, Inc. All Rights Reserved
11 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
12 PLB busz Nagy sávszélességő kapcsoló infrastruktúra a mester és szolga eszközök között Teljesen órajel szinkron, egyetlen órajellel Centralizált busz hozzáférés kiosztás PLB arbiter 64 bites adatbusz Döntıen a nagyteljesítményő, kis késleltetéső, rugalmas megoldásokat támogatja: Szétválasztott cím és olvasási ill. írási adatbusz, megosztott átviteli ciklus képességgel Konkurens olvasás és írás ciklusok, két átvitel per órajel maximális busz kihasználtsággal Cím futószalag használat, ami csökkenti egyes buszátvitelek késleltetésének hatását, pl. új írási ciklus végrehajtásával az aktuális írást átfedıen, vagy akár három új olvasási kérés végrehajtásával az aktuális olvasást átfedıen. Busz kérés-engedélyezés protokoll végrehajtása az aktuális átvitel ideje alatt Hardware Design Xilinx, Inc. All Rights Reserved
13 PLB Busz átviteli séma Hardware Design Xilinx, Inc. All Rights Reserved
14 Átlapolt átvitelek Hardware Design Xilinx, Inc. All Rights Reserved
15 PLB írási ciklus Hardware Design Xilinx, Inc. All Rights Reserved
16 PLB burst olvasás Hardware Design Xilinx, Inc. All Rights Reserved
17 PLB Kapcsolat / Felépítés 1-tıl 16 db PLB mester, melyek minden jele csatlakozik a PLB arbiterhez A PLB arbiter kapcsolja a mesterek jeleit a megosztott buszra, amihez az összes szolga csatlakozik Az 1-tıl n számú PLB szolga perifériák kimenetei OR logikai szerint kapcsolódnak a PLB arbiter megosztott olvasás irányú adatbuszára A PLB arbiter kezeli a buszhozzáférés kiosztást, az adattovábbítást és a vezérlıjeleket a mesterek és szolgák között Hardware Design Xilinx, Inc. All Rights Reserved
18 PLB buszhozzáférés vezérlı PLB mester Buszvezérlés kiosztás támogatás 16 mester egységig A PLB mesterek száma konfigurálható tervezési paraméter PLB címbusz futószalagos használata Arbitráció 3 busz órajel ütem alatt 4 szintő dinamikus mester kérés prioritás rendszer PLB szolga Támogatás 16 szolga egységig A PLB szolgák száma konfigurálható tervezési paraméter Nem kell külsı OR kapu hálózat a szolgák adatbemenetén PLB architektúra szabvány szerinti felépítés Hardware Design Xilinx, Inc. All Rights Reserved
19 Prioritás eldöntési mechanizmus Az arbitrációs ciklus alatt a busz vezérlés döntı logika az M_priority[0:1] jelek állapota alapján meghatározza a jelenlegi busz prioritási szintjét (4 szint) A továbbiakban csak azokat az M_request[n] kéréseket vizsgálja, melyek kérési szintje nagyobb prioritású mint a jelenlegi mester szintje. A prioritási szinteket a rendszer felépítésekor adhatjuk meg. A prioritás a hardver rendszerleíró MHS fájlban módosítható BUS_INTERFACE MOPB = instance_name POSITION = integer Az egész típusú POSITION paraméter egy pozitív szám, az 1 érték jelzi a legnagyobb prioritást Hardware Design Xilinx, Inc. All Rights Reserved
20 A prioritás ütközés feloldása A Xilinx PLB busz egy fix prioritási sémával oldja fel azokat a helyzeteket, amikor kettı vagy több mester azonos kérési prioritási szinten található. Legmagasabb prioritás Csökkenı prioritás Legalacsonyabb prioritás Master 0 Master 1 Master N-1 Master N Hardware Design Xilinx, Inc. All Rights Reserved
21 PLB arbiter 3 funkcióra Hardware Design Xilinx, Inc. All Rights Reserved
22 PLB buszhíd A PLB - OPB busz híd átalakítja a PLB átviteli ciklusokat OPB átviteli ciklusokká Ez a híd egység a PLB oldalon szolga, az OPB oldalon mester funkcióként jelenik meg A híd tartalmaz egy DCR szolga interfészt is a busz hibákat jelzı státuszregiszter hozzáférés biztosítására A híd szükséges mindazokban a rendszerekben, ahol a PLB mester egység, mint pl. a CPU, az OPB perifériákhoz kíván hozzáférni. Hardware Design Xilinx, Inc. All Rights Reserved
23 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
24 OPB busz Az OPB busz leválasztja az alacsonyabb sávszélesség igényő eszközöket a PLB buszról Az OPB busz protokoll egyszerőbb, mint a PLB protokoll Nincs megosztott átvitel, vagy cím futószalag képesség Központi busz prioritás kezelés OPB arbiter Kapcsolódási infrastruktúra a mester és szolga periféria egységek között Az OPB busz tervezési célja a PLB busz terhelıkapacitásának csökkentésével a rendszer teljesítmény szők keresztmetszetének csökkentése Egyetlen órajeles teljesen szinkron mőködés Megosztott 32 bites címbusz és megosztott 32 bites adatbusz Egyetlen órajel ciklusos átvitelek támogatása a mesterek és szolgák között. Többszörös busz mester struktúra támogatása, a busz vezérlés kiosztó logikával A busz híd egység lehet mester a PLB oldalon vagy az OPB oldalon Hardware Design Xilinx, Inc. All Rights Reserved
25 OPB jellemzık Kisebb komplexitás, mint PLB, de Osztott címzés átlapolt adathozzáférés itt is 32 bit cím, 32 vagy 64 bit adat Saját masterek (max 16), tetszıleges számú slave Burst módban inkrementális cím generálás Dinamikus adatméret választás bitig Egyciklusú átviteli lehetıség 16 ciklus max. késleltetés (time out) Slave retry jelzés esetleges deadlock helyzetek kerülésére Master A dolgozik Slave B-vel, amikor a nagyobb prioritású Master C is szeretne, ezt SLave B jelezheti retry-al Hardware Design Xilinx, Inc. All Rights Reserved
26 OPB busz 16 mestert és tetszıleges számú szolga egységet támogat (a komplexitást az elvárt teljesítmény korlátozza) Az OPB arbiter fogadja a mesterek kéréseit és egyiket kijelöli, mint következı mestert Rögzített és dinamikus (LRU) prioritás A buszt AND-OR logika valósítja meg. Az inaktív eszközök nulla értéket tesznek a buszra Az írás és olvasás buszok szétválaszthatók az OPB_DBus adatbusz jelek terhelésének csökkentésére Hardware Design Xilinx, Inc. All Rights Reserved
27 OPB busz olvasás Hardware Design Xilinx, Inc. All Rights Reserved
28 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
29 DCR busz Eszköz vezérlı regiszter busz IBM CoreConnect szabvány A vezérlı regiszter kommunikációra használatos 10 bit címzés (max.1024 regiszter) 32 bit széles adatok minden átvitel szó mérető Csak egyedi írásokat, olvasásokat támogat, nincs többszörös hozzáférés Adatbusz láncolt vagy OR kapus megoldással Egyszerő nyugtázás a ciklus végén CPU rendelkezik néhány speciális, privilegizált utasítással a DCR buszon végrehajtandó regiszter hozzáférésekre A normál DCR hozzáférések ezért speciális CPU gépi szintő kódot igényelnek Rögzített 1024 szavas I/O tartomány A hozzáféréshez a CPU privilegizált üzemmódja szükséges Nem könnyő használni speciális C függvények vagy direkt gépi utasítások nélkül Hardware Design Xilinx, Inc. All Rights Reserved
30 DCR busz PPC405 DCR eszközök C405DCRABUS dcr_abus C405DCRDBUSOUT dcr_wrdata DCRC405DBUSIN dcr_rddata C405DCRREAD dcr_read C405DCRWRITE dcr_write dcr_clk DCRC405ACK dcr_ack Hardware Design Xilinx, Inc. All Rights Reserved
31 Memóriába ágyazott DCR A DCR híd modul lehetıvé teszi a DCR címtartomány megjelenítését tetszıleges memóriatartományban. OPB DCR híd Biztosítja a DCR eszközök megjelenítését egy 4 kb mérető folytonos cím tartományban Csak szavasan érhetı el, egyedi hozzáférésekkel. Könnyebb használni, de a hozzáférések PLB vagy OPB buszciklust igényelnek Hardware Design Xilinx, Inc. All Rights Reserved
32 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
33 PowerPC OCM buszok RocketIO Dedicated Hard IP Flexible Soft IP ISOCM BRAM PowerPC 405 Core DSOCM BRAM IBM CoreConnect on-chip bus standard PLB, OPB, and DCR DCR Bus Instruction Data Arbiter OPB PLB On-Chip Peripheral Bus Bus Bridge Processor Local Bus Arbiter On-Chip Peripheral UART GPIO GB E-Net e.g. Memory Controller Hi-Speed Peripheral A teljes rendszer kialakítása a szükséges teljesítmény és költség paraméterek alapján ZBT SSRAM DDR SDRAM SDRAM Külsö memóriák Hardware Design Xilinx, Inc. All Rights Reserved
34 PowerPC OCM busz kialakítása Hardware Design Xilinx, Inc. All Rights Reserved
35 OCM busz 405 OCM I/Fs A PowerPC 405 processzor független gyors interfészekkel rendelkezik az áramkörön belüli memóriaegységek felé PPC405 kiadja a címet a PLB buszra is és az OCM buszra is Tehát a ugyanaz a cím nem lehet érvényes mindkét (PLB, OCM) buszon Az OCM címtartományban nem lehet használni a gyorsító tárolót (cache), tehát a gyorsító kizárólag a PLB hozzáférések gyorsítására szolgál A processzor blokk tartalmazza az OCM vezérlıket A processzor dedikált vezérlıket tartalmaz az OCM I/F és az FPGA BRAM kapcsolatok megvalósítására Független vezérlık vannak az I utasításoldal és D adatoldal számára, a nagy sebességő elérés biztosítására. Minden jel és busz nagy indián formátumú (big endian), azaz a MSB bit indexe 0. Hardware Design Xilinx, Inc. All Rights Reserved
36 OCM busz Tulajdonságok Független 16 MB logikai címtartomány a DSOCM és ISOCM interfészenként A 16 MB-ot le is kell foglalni, függetlenül az aktuális memóriamérettıl Az ISOCM 64 bites, a DSOCM 32 bites A BRAM programozástól függıen akár 128 KB / 64 KB (ISOCM / DSOCM) Programozható processzor / BRAM órajel arány DSBRAM mőveletek: BRAM inicializálás (Data2MEM), CPU, és FPGA dualport BRAM esetén ISBRAM mőveletek: BRAM inicializálás (Data2MEM) és DCR CPU DCR regiszterelérés Hardware Design Xilinx, Inc. All Rights Reserved
37 OCM busz Elınyök Nincs átírás a PowerPC gyorsító (cache) memóriába, nincs adatszennyezés, nincs szemét Gyors, állandó értékő késleltetés A D oldalon, a dual-port BRAM konfiguráció megenged kétirányú adatkapcsolatot a processzorral Példa alkalmazás I-oldal: Megszakítás kiszolgáló rutinok, indulási kód tárolása D-oldal: Átmeneti adattár, kétirányú adatátvitel Hardware Design Xilinx, Inc. All Rights Reserved
38 Busz idızítések PLB CLK OPB CLK DCR CLK OCM CLK * Átvitel szinkronozó órajele Processzor óra PLB óra Processzor óra Processzor óra Órajel arány 1:1 to 16:1 1:1 to 4:1 1:1 to 8:1 1:1 to 4:1 Példa Processzor óra 300 MHz, PLB óra 100 MHz PLB óra 100 MHz, OPB óra 50 MHz Processzor óra 300 MHz, DCR óra 100 MHz Processzor óra 300 MHz, OCM óra 150 MHz Idızítési elıírásokkal lehet beállítani, melyik arányt használjuk *Minden OCM vezérlıhöz két független órajel generátor tartozik: BRAMDSOCMCLK BRAMISOCMCLK Hardware Design Xilinx, Inc. All Rights Reserved
39 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
40 MicroBlaze alapú beágyazott rendszerek BRAM LocalLink FIFO Channels 0,1.32 Custom Functions Local Memory Bus MicroBlaze 32-Bit RISC Core Custom Functions UART I-Cache BRAM D-Cache BRAM OPB 10/100 E-Net Configurable Sizes Possible in Virtex-II Pro Flexible Soft IP Arbiter On-Chip Peripheral Bus Bus Bridge On-Chip Peripheral Hi-Speed Peripheral Dedicated Hard IP Instruction Data PLB PowerPC 405 Core Processor Local Bus Arbiter e.g. Memory Controller GB E-Net Külsö memória FLASH/SRAM Hardware Design Xilinx, Inc. All Rights Reserved
41 LMB busz Az LMB egy ciklusú hozzáférést biztosít a dual-portos blokk RAM modulokhoz Az LMB egy egyszerő szinkron protokoll a blokk RAM-ok hatékony használatához Az LMB a Virtex-II eszközökben maximum 125 MHz garantált teljesítményt biztosít a lokális memória alrendszerben DLMB: Adat interfész, lokális memória busz (csak BRAM) ILMB: Utasítás interfész, lokális memória busz (csak BRAM) Hardware Design Xilinx, Inc. All Rights Reserved
42 LMB busz idızítése Általános szabály az LMB busz órajel elıállítására A MicroBlaze processzort, az LMB buszt és az OPB buszt közös órajelrıl kell mőködtetni! Használjunk idızítési elıírásokat az órajel sebesség elıírására Hardware Design Xilinx, Inc. All Rights Reserved
43 Buszok összefoglalása Hardware Design Xilinx, Inc. All Rights Reserved
44 Buszok összefoglalása Hardware Design Xilinx, Inc. All Rights Reserved
45 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB FSL A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
46 Az adatfolyamok kezelés szoftver problémák Tegyük fel, hogy a feladat egy HW / SW jellegő adatfeldolgozás a következı jellemzıkkel: Az adatok csomagokban vagy adatfolyamként érkeznek Determinisztikus késleltetés van a HW és SW között Lehetséges megoldási módozatok Dedikált periféria egység pl. az OPB buszon Sok felesleges órajel ciklus a adatátvitel során Címdekódolás idı Arbitráció, HW / SW együttmőködés elosztása Speciális utasítás beépítése a periféria kezeléséhez A processzort feltartja A komplex logika késleltetése általában csökkenti a CPU sebességét A speciális utasítás használta sokszor közvetlen assembly szintő programozást igényel FSL Fast Simplex Link Gyors egyirányú kapcsolat Hardware Design Xilinx, Inc. All Rights Reserved
47 MicroBlaze FSL kapcsolatok BRAM Local Memory Fast Simplex Link 0,1.7 Custom Functions Bus MicroBlaze 32-Bit RISC Core Custom Functions UART I-Cache BRAM D-Cache BRAM 10/100 E-Net Flexible Soft IP Configurable Sizes Possible in Virtex -II Pro Arbiter OPB On-Chip Peripheral Bus Bus Bridge Hi-Speed Peripheral Memory Controller Dedicated Hard IP Instruction Data PLB PowerPC 405 Core Processor Local Bus Arbiter e.g. Memory Controller GB E-Net FSL csatornák Külsı memória FLASH/SRAM Hardware Design Xilinx, Inc. All Rights Reserved
48 Valódi alternatíva: FSL - Egyirányú kapcsolat Egyirányú FIFO alapú pont-pont kapcsolatok Dedikált (nem megosztott) és garantált 100 % hozzáféréső csatorna Dedikált MicroBlaze C és assembler utasítások a könnyő használathoz Nagy sebesség, a processzor oldalról 2 órajel hozzáférési idı, 600MHz lehetséges mőködési sebesség a hardver periféria oldalán A Xilinx Platform Studio (XPS) szabvány interfész könyvtárából elérhetı FSL_M_Clk FSL_S_Clk FSL_M_Data [0:31] FSL_M_Control FIFO FSL_M_Write FSL_M_Full FSL_S_Data [0:31] FSL_S_Control FSL_S_Read FSL_S_Exists 32-bit data FIFO Depth Hardware Design Xilinx, Inc. All Rights Reserved
49 Az FSL elınyei Egyszerő, gyors, könnyő használni FSL és speciális utasítás összehasonlítása A speciális logika használata nincs hatással az utasításdekódoló egységre Az órajel sebességet az új hardver követelményei nem lassítják le Az FSL gyorsabb, mint a busz interfész Szükségtelenné teszi a busz jelzésátviteleket Nem kell hozzáférés kérés Nem kell címdekódolás Nem kell nyugtázás, visszajelzés A hardver oldal órajele teljesen aszinkron lehet a CPU órajelhez képest Minimális a szükséges FPGA erıforrásigény A processzort nem kell megállítani a külsı egység szinkronizálásakor A C fordítót nem kell módosítani, egységes kezelés egyedi hardverekhez A beépített vezérlıbitek jelentısen egyszerősítik a megszakítás logikát Hardware Design Xilinx, Inc. All Rights Reserved
50 Az FSL fıbb tulajdonságai Az FSL architektúra a felhasználói igény alapján automatikusan generálható. Az erıforrásigény 21 és 451 szelet (1LUT4 + 1DFF) között mozog Az FSL egység lehet mester vagy szolga Rendelkezik egy független vezérlıbit csatornával A MicroBlaze 8 párhuzamos FSL csatorna beépítését engedi meg Egyszerő C hívási mechanizmus a MicroBlaze-hez Elıre definiált beépített fordító függvények Opcionálisan assembler utasítások is használhatók Hardware Design Xilinx, Inc. All Rights Reserved
51 Az FSL fıbb tulajdonságai Konfigurálható adatbusz szélességek 8, 16, 32 bit Konfigurálható FIFO mélység 1-tıl 8193-ig (kis méretnél SRL16, nagyobbnál blokk RAM használatával) A MicroBlaze-hez képest szinkron vagy aszinkron órajelezés lehetısége Választható opcióként kiegészítı vezérlıbit használata Blokkoló és nem blokkoló szoftver utasítások az adat és vezérlési mód kialakítására (get és put) Egyszerő szoftver interfész elıre definiált C utasításokkal. Automatikusan generált C nyelvő meghajtó modulok Hardware Design Xilinx, Inc. All Rights Reserved
52 Ellenırzı kérdések Mi az elınye a memóriába ágyazott DCR megvalósításnak? Mi a hátránya a memóriába ágyazott DCR megvalósításnak? Milyen buszokat foglal magába a CoreConnect szabvány? Mi a maximális teljesítmény az LMB buszon a Virtex -II eszközökön? Hardware Design Xilinx, Inc. All Rights Reserved
53 Válaszok Mi az elınye a memóriába ágyazott DCR megvalósításnak? Nem igényli beillesztett gépi utasítások használatát a DCR regiszterek hozzáféréséhez Mi a hátránya a memóriába ágyazott DCR megvalósításnak? PLB vagy OPB átviteli ciklusokat használ DCR regiszter hozzáféréshez Milyen buszokat foglal magába a CoreConnect szabvány? PLB, OPB és DCR Mi a maximális teljesítmény az LMB buszon a Virtex -II eszközökön? 125 MHz Hardware Design Xilinx, Inc. All Rights Reserved
54 Ellenırzı kérdések Mi az FSL? Mennyi FSL csatorna használható egy MicroBlaze processzoron? Milyen módon javítja az FSL csatorna használata a rendszer teljesítményt? Hardware Design Xilinx, Inc. All Rights Reserved
55 Válaszok Mi az FSL? Az FSL egy dedikált egyirányú FIFO típusú átviteli csatorna Mennyi FSL csatorna használható egy MicroBlaze processzoron? Maximum 8, tetszıleges bemeneti és kimeneti irány megosztásban Milyen módon javítja az FSL csatorna használata a rendszer teljesítményt? Mivel ez egy dedikált pont-pont kapcsolat, az átvitelt nem terheli hozzáférés kérés, címzés stb. Garantált két órajel ciklus adatátviteli késleltetés is elérhetı. Hardware Design Xilinx, Inc. All Rights Reserved
56 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB FSL Processzor használati esetek beágyazott rendszerekben A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
57 Processzor használati esetek Egyszerő vezérlés Mikrovezérlı Beágyazott rendszer Minimális költség, Nincsenek perifériák Nincs RTOS, futtató Nincs buszstruktúra, csak GPIO, Pl. VGA & LCD vezérlés Kicsi/Nagyobb teljesítményigény Range of Use Models Közepes költség Néhány periféria Esetleg RTOS, futtató Buszstruktúra Vezérlési és ipari alkalmazások Közepes teljesítményigény Magas fokú integrálság Teljes perifériakészlet Teljes RTOS Hierarchikus buszrendszer Komplex hálózati és rádiós alkalmazások Nagy teljesítményigény Hardware Design Xilinx, Inc. All Rights Reserved
58 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB FSL Processzor használati esetek beágyazott rendszerekben A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
59 A MicroBlaze processzor Beágyazott lágy RISC processzor 32 bit adat 32 bit utasítás szó (három operandus és két címzési mód) 32 általános célú regiszter (32 bit szélesek) 3 fokozató futószalag (egyszerre egy utasítást indít) MicroBlaze v5.0 5 fokozatú feldolgozólánc MSB a nagyobb címen (Big-endian formátum) Buszok Tisztán Harvard architektúra, külön utasítás és adatbuszok Független OPB (CoreConnect szabvány) utasítás és adatbuszok Független LMB utasítás és adat buszok a lokális (gyors) BRAM memória interfészhez 8 független FSL csatorna: Dedikált pont-pont kapcsolat adatfolyam átvitelekhez Két független XCL cache adatátviteli csatorna az utasítás és adat gyorsító tárakhoz, 4 szavas hozzáférésekkel és a kritikus kérés elsıbbségi kiszolgálásának képességével Hardware Design Xilinx, Inc. All Rights Reserved
60 A MicroBlaze processzor ALU Hardver szorzó vagy DSP48 modul használata az újabb eszközökben Párhuzamos Barrel shifter (egyciklusos, tetszıleges mérető eltolás) Lebegıpontos egység IEEE 754 szimplapontosságú lebegıpontos szabványnak megfelelı Mőveletek: összeadás, kivonás, szorzás, osztás és összehasonlítás Program számláló Utasítás dekóder 32 bites regiszterek Utasítás cache Közvetlen leképezés, Konfigurálható hozzáférés az OPB buszon vagy az XCL csatornákon keresztül Konfigurálható méret 2 KB, 4 KB, 8 KB, 16 KB, 32 KB, 64 KB 3x - 6x gyorsítás a 60 ns (16 MHz) sebességő külsı memóriából futó programvégrehajtáshoz képest Hardware Design Xilinx, Inc. All Rights Reserved
61 A MicroBlaze teljesítménye Minden utasítás végrehajtás egy órajel ciklus, kivéve Memóriamőveletek (Load / Store) (2 órajel ciklus) Szorzás (2 órajel ciklus) Programelágazás (3 órajel ciklus, de lehet 1 órajel ciklus is) Mőködési frekvencia adatok 180 MHz a Virtex-4 LX (-12) eszközökön 150 MHz a Virtex-II Pro (-7) eszközökön 100 MHz a Spartan-3 (-5) eszközökön Dhrystone-MIPs (2.1 szabvány szerinti)érétkek LMB BRAM használatakor 166 MHz a Virtex-4 LX (-12) eszközökön 138 MHz a Virtex-II Pro (-7) eszközökön 92 MHz a Spartan-3 (-5) eszközökön Maximális teljesítmény 0.92 DMIPS / MHz Közelítıleg 1269 LUT a Virtex-4-ben, 1225 LUT a Virtex-II-ben és 1318 LUT a Spartan 3-ban Hardware Design Xilinx, Inc. All Rights Reserved
62 A MicroBlaze memória térképe Memória és perifériák 0xFFFF_FFFF Peripherals A MicroBlaze processzor 32 bites címzést használ Speciális címek OPB Memory A MicroBlaze processzor felhasználó által írható (RAM) memóriát kíván a 0x x F címeken Minden vektor két címet foglal el, két utasításból áll. Az elsı egy IMM cím specifikáció, a második egy BRAI utasítás, amely így a teljes 4GB memória tartományt elérheti 0x0000_004F 0x0000_0028 0x0000_0020 0x0000_0018 0x0000_0010 0x0000_0008 0x0000_0000 LMB Memory Reserved Hardware Exception Break Interrupt Address Exception Address Reset Address Hardware Design Xilinx, Inc. All Rights Reserved
63 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
64 Busz konfigurációs lehetıségek Hardware Design Xilinx, Inc. All Rights Reserved
65 1. konfiguráció Nagy külsı utasítás memória Gyors belsı utasítás memória (BRAM) Nagy külsı adat memória Gyors belsı adatmemória (BRAM) Hardware Design Xilinx, Inc. All Rights Reserved
66 2. konfiguráció Nagy külsı utasítás memória Nagy külsı adat memória Gyors belsı adat memória (BRAM) Hardware Design Xilinx, Inc. All Rights Reserved
67 3. konfiguráció Gyors belsı utasítás memória (BRAM) Nagy külsı adatmemória Gyors belsı adatmemória (BRAM) Hardware Design Xilinx, Inc. All Rights Reserved
68 4. konfiguráció Nagy külsı utasítás memória Gyors belsı utasítás memória (BRAM) Nagy külsı adat memória Hardware Design Xilinx, Inc. All Rights Reserved
69 5. konfiguráció Nagy külsı utasítás memória Nagy külsı adat memória Hardware Design Xilinx, Inc. All Rights Reserved
70 6. konfiguráció Gyors belsı utasítás memória (BRAM) Nagy külsı adat memória Hardware Design Xilinx, Inc. All Rights Reserved
71 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
72 A PowerPC processzor Megjegyzés: Az OCM busz a valóságban nincs kapcsolatban a cache vezérlıvel Hardware Design Xilinx, Inc. All Rights Reserved
73 A PowerPC processzor A PowerPC megvalósítás egy 32 bites beágyazott környezet architektúra Beágyazott rendszer alkalmazások támogatása Rugalmas memória menedzsment Szorzás és összegzés utasítás a számításigényes alkalmazásokhoz Javított hibakeresési képességek 64 bites idıalap Programozható (PIT), és fix (FIT) intervallum idızítık, és watchdog idızítık Teljesítménynövelı tulajdonságok Statikus elágazás jóslás 5 fokozatú futószalag Hardver szorzás/osztás a gyors egész aritmetikához Javított karakterlánc és többszörös szó kezelés Minimalizált megszakítás késleltetés Hardware Design Xilinx, Inc. All Rights Reserved
74 PowerPC 0xFFFF_FFFC Reset Address Memória és perifériák A PPC bites címzést használ PLB/OPB Memory 0xFFFF_0000 Speciális címek Minden PowerPC rendszerben a RESET vektor címe 0xFFFFFFFC, tehát itt kell lennie az indító szektornak PLB/OPB Memory A minimális programmemória a 0xFFFF0000 to 0xFFFFFFFF címek közötti folytonos címtartományt tölti ki. Ha van megszakítás kezelı, akkor a megszakításvektornak egy 64k blokkhatáron kell lennie 0x0000_0000 Peripherals Hardware Design Xilinx, Inc. All Rights Reserved
75 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
76 Reset interfész Név RSTC405RESETCORE RSTC405RESETCHIP RSTC405RESETSYS C405RSTCORERESETREQ C405RSTCHIPRESETREQ Utasítás Bemenet Adat és utasítás cache RESET Bemenet Teljes CPU mag és a belsı periféria RESET Bemenet Teljes rendszer, CPU mag, FPGA és külsı komponens RESET Kimenet Utasítás és adat cache RESET jelzése Kimenet CPU és a belsı periféria RESET jelzése C405RSTSYSRESETREQ Kimenet Teljes rendszer RESET jelzése Hardware Design Xilinx, Inc. All Rights Reserved
77 PROC_SYS_RESET Az aszinkron külsı RESET bemenetet az órajel szinkronizálja Az aszinkron külsı segéd RESET bemenetet is az órajel szinkronizálja Minkét külsı RESET bemenet polaritása választható (aktív magas, aktív alacsony) Beállítható az elfogadott RESET impulzus minimális szélessége Beállítható a terhelés elosztás Az FPGA digitális órajel menedzser modul DCM zárt állapotjelzıje is bemenet Bekapcsolási RESET elıállítása Az indulásnál a jelek sorrendben aktivizálódnak: 1. fázis A busz rendszer elemei aktívvá válnak Például a PLB és OPB hozzáférés vezérlık, és busz kapcsolat hidak 2. fázis A perifériák 16 órajellel késıbb válnak aktívvá Például UART, SPI, és IIC 3. fázis A CPU 16 órajellel a perifériák után válik aktívvá Hardware Design Xilinx, Inc. All Rights Reserved
78 PROC_SYS_RESET Tulajdonságok Tulajdonság Leírás Alapérték C_EXT_RST_WIDTH A külsı RESET pulzus minimális detektálási szélességét határozza meg 4 C_AUX_RST_WIDTH A külsı segéd RESET pulzus minimális detektálási szélességét határozza meg 4 C_EXT_RESET_HIGH A külsı RESET aktív szintjét határozza meg. Ha 1, akkor a külsı RESET magas értéke fogja indítani a RESET folyamatot az órajel felfutó élére 1 C_AUX_RESET_HIGH C_NUM_BUS_RST C_NUM_PERP_RST A külsı segéd RESET aktív szintjét határozza meg. Ha 0, akkor a külsı segéd RESET alacsony értéke fogja indítani a RESET folyamatot az órajel felfutó élére További Bus_Struct_Reset jelet generál. Ez javíthatja a jel terhelését és huzalozhatóságát. Általánosan, minden busznak legyen saját Bus_Struct_Reset jele További periféria RESET jeleket generál. Ez javíthatja a jel terhelését és huzalozhatóságát. Általánosan, legyen minden perifériának saját periféria RESET jele Hardware Design Xilinx, Inc. All Rights Reserved
79 PROC_SYS_RESET példa Ha C_EXT_RST_WIDTH = 5 és C_EXT_RESET_HIGH = 0, akkor a külsı Ext_Reset_In jelnek legalább 5 órajellell korábban aktívvá kell válnia és folyamatosan aktívnak kell maradnia, hogy a RESET folyamat érvényre jusson Hardware Design Xilinx, Inc. All Rights Reserved
80 Tartalom Busz 1x1: Mester, szolga, buszhozzáférés kiosztó PLB OPB DCR OCM LMB A MicroBlaze processzor programozói modellje MicroBlaze konfigurációk A PowerPC processzor programozói modellje A PowerPC reset áramköre A Virtex-II Pro JTAG konfigurációja Hardware Design Xilinx, Inc. All Rights Reserved
81 JTAG TAP opciók Tervezési idıben eldönthetı, hogy az FPGA felkonfigurálása után a PowerPC processzor/processzorok JTAG TAP interfésze a az FPGA JTAG TAP interfészével közös láncba kapcsolódjon vagy maradjon független lánc Ezt a megfelelı processzor JTAGPPC blokkjának kihagyásával, vagy beillesztésével tehetjük meg. Hardware Design Xilinx, Inc. All Rights Reserved
82 JTAG TAP opciók Minta MHS fájl a kombinált JTAG lánc esetére Bekapcsolja a PowerPC JTAG TAP vezérlıjét az FPGA dedikált JTAG láncába a felkonfigurálás után Hardware Design Xilinx, Inc. All Rights Reserved
83 Virtex-II Pro Megosztott JTAG lánc Felhasználó által definiált JTAG lábak Közvetlen, leválasztott kapcsolat a PPC405 JTAG TAP interfészhez A JTAGPPC blokk nincs használva az FPGA tervében Az FPGA felhasználó által definiált lábai CPU JTAG DEBUG PORT TDO PPC TDI 405 A leválasztott lánc támogatja a beágyazott rendszer fejlesztési és hibakeresési eszközeit FPGA JTAG CONFIG PORT Fix/dedikált JTAG lábak az FPGA áramkörön Hardware Design Xilinx, Inc. All Rights Reserved
84 Virtex-II Pro Egyesített JTAG lánc A JTAGPPC blokk használata Integrálja a PPC405 processzort az FPGA JTAG láncával a dedikált JTAG lábakon keresztül Az egyesített lánc támogatja a fejlesztı és hibakeresı eszközöket Az FPGA felhasználó által definiált lábai CPU JTAG DEBUG PORT TDO TDI JTAG PPC PPC 405 ChipScope Pro (PC4) impact (PC4) GDB (PC4) SingleStep XE (visionprobeii ) FPGA JTAG CONFIG PORT Fix/dedikált JTAG lábak az FPGA áramkörön Hardware Design Xilinx, Inc. All Rights Reserved
85 Virtex-II Pro Egyesített JTAG lánc Ha a JTAG PPC vezérlı használatával kapcsoljuk a PowerPC 405 CPU-t az egyesített JTAG láncba az FPGA-val, akkor minden PowerPC 405 magot összekapcsolunk egy Virtex-II Pro multi - CPU konfigurációba Hardware Design Xilinx, Inc. All Rights Reserved
86 FPGA JTAG lánc összefoglalás PowerPC 405 integrált hardver CPU-k TCK, TMS, TDI, és TDO lábai konfigurálható kapcsolatok A Virtex-II Pro JTAG TAP IR utasításregisztere 6 bites, ehhez adódik hozzá a CPU-k bites utasításregisztere Összesen 10 egy CPU esetén pl. 2VP4/7 Összesen 14 két CPU esetén pl. 2VP20/30/40/50/70/100 Összesen 22 négy CPU pl. 2VP125 A JTAG TAP utasításregiszter szélességet azonos értéken kell tartani az FPGA felkonfigurálása elıtt és után Egy EXTRA regiszter kompenzálja a hiányzó CPU IR regiszter biteket a konfiguráció elıtt és után, ha a CPU JTAG lábakat általános I/O lábakra kötjük (amikor a JTAGPPC blokkot nem használjuk) Hardware Design Xilinx, Inc. All Rights Reserved
87 JTAG lánc kapcsolatok Az FPGA konfigurációja elıtt Hardware Design Xilinx, Inc. All Rights Reserved
88 JTAG lánc kapcsolatok Konfiguráció után / Szétválasztott JTAG lánc CPU TDI CPU TDO Hardware Design Xilinx, Inc. All Rights Reserved
89 JTAG lánc kapcsolatok Konfiguráció után / Egyesített JTAG lánc Hardware Design Xilinx, Inc. All Rights Reserved
90 JTAG konfiguráció Indítás az egyesített JTAG láncról Az egyesített JTAG lánc lehetıvé teszi a felkonfigurált FPGA CPU és külsı memóriák azonos idıben történı indítását A JTAG interfészen keresztül a rendszer konfigurációs lépései a következık lehetnek: Az FPGA felkonfigurálása Várakozás, amíg az FPGA kilép a konfigurációs módból A CPU, CPU cache memóriák, az OCM, és a CPU által elérhetı külsı memóriák konfigurálása A CPU PC regiszter beállítása a programkód kezdıcímére Programkód végrehajtása A JTAG parancsok, mint SVF utasítások lehetnek a konfigurációs memóriában Hardware Design Xilinx, Inc. All Rights Reserved
91 Ellenırzı kérdések Milyen kapcsolatot kell kiépíteni a IBM PowerPC processzoron futó szoftver fejlesztéséhez/hibakereséséhez? Hol találhatók a MicroBlaze processzor következı vektorai? Reset Interrupt Exception Ha van LMB memória a rendszerben, akkor hol van a programkód kezdıcíme? Hol található a PowerPC processzor Reset vektora? Hardware Design Xilinx, Inc. All Rights Reserved
92 Válaszok Milyen kapcsolatot kell kiépíteni a IBM PowerPC processzoron futó szoftver fejlesztéséhez/hibakereséséhez? A PowerPC JTAG kapcsolatot, vagy független lábakon, vagy a JTAGPPC blokkon keresztül Hol találhatók a MicroBlaze processzor következı vektorai? Reset 0x Interrupt 0x Exception 0x Ha van LMB memória a rendszerben, akkor hol van a programkód kezdıcíme? 0x Hol található a PowerPC processzor Reset vektora? 0xFFFFFFFC Hardware Design Xilinx, Inc. All Rights Reserved
93 További információk Eszközök dokumentációja Processor IP Reference Guide Processzorok dokumentációja PowerPC Processor Reference Guide PowerPC 405 Processor Block Reference Guide MicroBlaze Processor Reference Guide Hasznos WEB oldalak EDK Home Page: support.xilinx.com/edk Hardware Design Xilinx, Inc. All Rights Reserved
Microblaze Micro Controller
Microblaze MCS 2004 Xilinx, Inc. All Rights Reserved Microblaze Micro Controller Tulajdonságok MicroBlaze processzor LMB BRAM memória MicroBlaze Debug Module (MDM) LMB buszra illesztett IO modulok Külső
RészletesebbenRendszerarchitektúrák labor Xilinx EDK
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Rendszerarchitektúrák labor Xilinx EDK Raikovich Tamás BME MIT Labor tematika
RészletesebbenProgrammable Chip. System on a Chip. Lazányi János. Tartalom. A hagyományos technológia SoC / PSoC SoPC Fejlesztés menete Mi van az FPGA-ban?
System on a Chip Programmable Chip Lazányi János 2010 Tartalom A hagyományos technológia SoC / PSoC SoPC Fejlesztés menete Mi van az FPGA-ban? Page 2 1 A hagyományos technológia Elmosódó határvonalak ASIC
Részletesebben2004 Xilinx, Inc. All Rights Reserved. EDK Overview Xilinx, Inc. All Rights Reserved
EDK áttekintés 2004 Xilinx, Inc. All Rights Reserved Beágyazott rendszerek Beágyazott rendszereknek azokat a számítástechnikai eszközöket nevezzük, melyekre igazak a következő megállapítások: Dedikált
RészletesebbenA MicroBlaze processzor
A MicroBlaze processzor 32 bites általános célú RISC processzor Alkalmas önálló feladatok végrehajtására Kiegészítő egység a nagyteljesítményű PowerPC-s rendszerekben egységes interfész felület Lágy processzor
RészletesebbenPerifériák hozzáadása a rendszerhez
Perifériák hozzáadása a rendszerhez Intellectual Property (IP) katalógus: Az elérhető IP modulok listája Bal oldalon az IP Catalog fül Ingyenes IP modulok Fizetős IP modulok: korlátozások Időkorlátosan
RészletesebbenA LOGSYS GUI. Fehér Béla Raikovich Tamás, Laczkó Péter BME MIT FPGA laboratórium
BUDAPESTI MŐSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK A LOGSYS GUI Fehér Béla Raikovich Tamás, Laczkó Péter BME MIT atórium
RészletesebbenÁramkörön belüli rendszerek
Áramkörön belüli rendszerek SoC System on a Chip Egy mintapélda PACT XPP blokk PiCoGa M200 Embedded FPGA Az NoC részlet Az STNoC elınye Áramkörön belüli rendszerek SoC / SoPC System on a (Programmable)
RészletesebbenMikrorendszerek tervezése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Mikrorendszerek tervezése MicroBlaze processzor Fehér Béla Raikovich Tamás
RészletesebbenMikrorendszerek tervezése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Mikrorendszerek tervezése Beágyazott rendszerek Fehér Béla Raikovich Tamás
RészletesebbenMikrorendszerek tervezése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Mikrorendszerek tervezése Megszakítás- és kivételkezelés Fehér Béla Raikovich
RészletesebbenDigitális rendszerek. Digitális logika szintje
Digitális rendszerek Digitális logika szintje CPU lapkák Mai modern CPU-k egy lapkán helyezkednek el Kapcsolat a külvilággal: kivezetéseken (lábak) keresztül Cím, adat és vezérlőjelek, ill. sínek (buszok)
RészletesebbenSzámítógépek felépítése, alapfogalmak
2. előadás Számítógépek felépítése, alapfogalmak Lovas Szilárd, Krankovits Melinda SZE MTK MSZT kmelinda@sze.hu B607 szoba Nem reprezentatív felmérés kinek van ilyen számítógépe? 2 Nem reprezentatív felmérés
RészletesebbenAz interrupt Benesóczky Zoltán 2004
Az interrupt Benesóczky Zoltán 2004 1 Az interrupt (program megszakítás) órajel generátor cím busz környezet RESET áramkör CPU ROM RAM PERIF. adat busz vezérlõ busz A periféria kezelés során információt
RészletesebbenArchitektúra, megszakítási rendszerek
Architektúra, megszakítási ek Mirıl lesz szó? Megszakítás fogalma Megszakítás folyamata Többszintű megszakítási ek Koschek Vilmos Példa: Intel Pentium vkoschek@vonalkodhu Koschek Vilmos Fogalom A számítógép
RészletesebbenDigitális technika VIMIAA01 9. hét Fehér Béla BME MIT
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA01 9. hét Fehér Béla BME MIT Eddig Tetszőleges
RészletesebbenDigitális technika VIMIAA01 9. hét
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA01 9. hét Fehér Béla BME MIT Eddig Tetszőleges
RészletesebbenLaborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD)
Laborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD) Multiplexer (MPX) A multiplexer egy olyan áramkör, amely több bemeneti adat közül a megcímzett bemeneti adatot továbbítja a kimenetére.
RészletesebbenElőadó: Nagy István (A65)
Programozható logikai áramkörök FPGA eszközök Előadó: Nagy István (A65) Ajánlott irodalom: Ajtonyi I.: Digitális rendszerek, Miskolci Egyetem, 2002. Ajtonyi I.: Vezérléstechnika II., Tankönyvkiadó, Budapest,
RészletesebbenScherer Balázs: Mikrovezérlık fejlıdési trendjei
Budapesti Mőszaki és Gazdaságtudományi Egyetem Méréstechnika és Információs Rendszerek Tanszék Scherer Balázs: Mikrovezérlık fejlıdési trendjei 2009. Budapesti Mőszaki és Gazdaságtudományi Egyetem, Méréstechnika
RészletesebbenA Memory Interface Generator (MIG) beállítása a Logsys Kintex-7 FPGA kártyához
A Memory Interface Generator (MIG) beállítása a Logsys Kintex-7 FPGA kártyához Ellenőrizzük a projektből importált adatokat. Ha rendben vannak, akkor kattintsunk a Next gombra. Válasszuk a Create Design
RészletesebbenMikrorendszerek tervezése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Mikrorendszerek tervezése Külső memória illesztése, DMA Fehér Béla Raikovich
RészletesebbenFPGA áramkörök alkalmazásainak vizsgálata
FPGA áramkörök alkalmazásainak vizsgálata Kutatási beszámoló a Pro Progressio alapítvány számára Raikovich Tamás, 2012. 1 Bevezetés A programozható logikai áramkörökön (FPGA) alapuló hardver gyorsítók
RészletesebbenSZÁMÍTÓGÉP ARCHITEKTÚRÁK
SZÁMÍTÓGÉP ARCHITEKTÚRÁK Az utasítás-pipeline szélesítése Horváth Gábor, Belső Zoltán BME Hálózati Rendszerek és Szolgáltatások Tanszék ghorvath@hit.bme.hu, belso@hit.bme.hu Budapest, 2018-05-19 1 UTASÍTÁSFELDOLGOZÁS
RészletesebbenNagy Gergely április 4.
Mikrovezérlők Nagy Gergely BME EET 2012. április 4. ebook ready 1 Bevezetés Áttekintés Az elektronikai tervezés eszközei Mikroprocesszorok 2 A mikrovezérlők 3 Főbb gyártók Áttekintés A mikrovezérlők az
RészletesebbenDr. Kincses Zoltán, Dr. Vörösházi Zsolt: FPGA-alapú beágyazott rendszerek tervezése
Dr. Kincses Zoltán, Dr. Vörösházi Zsolt: FPGA-alapú beágyazott rendszerek tervezése A felsőfokú informatikai oktatás minőségének fejlesztése, modernizációja TÁMOP-4.1.2.A/1-11/1-2011-0104 Főkedvezményezett:
RészletesebbenA ChipScope logikai analizátor
A ChipScope egy, az FPGA tervbe integrálható logikai analizátor, amely az FPGA terv belső jeleinek vizsgálatára használható Előnye a normál logikai analizátorhoz képest Az igényeknek megfelelően konfigurálható
RészletesebbenMemóriák - tárak. Memória. Kapacitás Ár. Sebesség. Háttértár. (felejtő) (nem felejtő)
Memóriák (felejtő) Memória Kapacitás Ár Sebesség Memóriák - tárak Háttértár (nem felejtő) Memória Vezérlő egység Központi memória Aritmetikai Logikai Egység (ALU) Regiszterek Programok Adatok Ez nélkül
RészletesebbenBEÁGYAZOTT RENDSZEREK TERVEZÉSE UDP csomag küldése és fogadása beágyazott rendszerrel példa
BEÁGYAZOTT RENDSZEREK TERVEZÉSE 1 feladat: A Netburner MOD5270 fejlesztőlap segítségével megvalósítani csomagok küldését és fogadását a fejlesztőlap és egy PC számítógép között. megoldás: A fejlesztőlapra,
RészletesebbenARM (Advanced RISC Machine)
POWERED ARM ARM (Advanced RISC Machine) 1983 kisérleti projekt Acorn Computers Ltd., 1985 ARM1 fejlesztői minták, 1985 ARM2 32 bites adatbusz 64MB memória címezhető, 1989 ARM3 4K cache, 1990 ARM név változtatás
RészletesebbenA Számítógépek felépítése, mőködési módjai
Mechatronika, Optika és Gépészeti Informatika Tanszék Kovács Endre tud. Mts. A Számítógépek felépítése, mőködési módjai Mikroprocesszoros Rendszerek Felépítése Buszrendszer CPU OPERATÍV TÁR µ processzor
RészletesebbenCIMR-V7AZ, CIMR-F7Z, CIMR-E7Z, CIMR-L7Z, CIMR-G7 V1000 sorozat CIMR-VZA PLC CPU-k CP1H-X, CP1H-XA, CP1H-Y CP1L-L, CP1L-M
INV-HU-001 A FB feladata A dokumentáció tartalma Szimbólum A CP1H vagy a CP1L PLC és frekvenciaváltó(k) automatikus kommunikációja: _INVHU001_WriteReadParameter A frekvenciaváltó üzemi paramétereinek írása,
RészletesebbenHarmadik-generációs bázisállomások szinkronizációja
Harmadik-generációs bázisállomások szinkronizációja 16. Távközlési és Informatikai Hálózatok Szeminárium és Kiállítás Zorkóczy Zoltán 1 Tartalom A távközlés szinkronizáció definíciója Az RNC és Node-B
RészletesebbenSzámítógépek felépítése
Számítógépek felépítése Emil Vatai 2014-2015 Emil Vatai Számítógépek felépítése 2014-2015 1 / 14 Outline 1 Alap fogalmak Bit, Byte, Word 2 Számítógép részei A processzor részei Processzor architektúrák
RészletesebbenPMU Kezdı lépések. 6-0 Csatlakozás LG GLOFA-GM és SAMSUNG PLC-hez. 6-1 Kommunikáció LG PMU és LG GLOFA-GM7 / GM6 / GM4 között
-0 Csatlakozás LG GLOFA-GM és SAMSUNG PLC-hez -1 Kommunikáció LG PMU és LG GLOFA-GM / GM között -1-1 PLC programozó csatlakozója ( CPU loader port ) -1- PLC beépített C-NET csatlakozója (CPU C-net) -1-
RészletesebbenSzámítógép Architektúrák
Perifériakezelés a PCI-ban és a PCI Express-ben Horváth Gábor 2017. február 14. Budapest docens BME Hálózati Rendszerek és Szolgáltatások Tanszék ghorvath@hit.bme.hu A PCI PCI = Peripheral Component Interfész,
RészletesebbenATMEL ATMEGA MIKROVEZÉRLŐ-CSALÁD
Misák Sándor ATMEL ATMEGA MIKROVEZÉRLŐ-CSALÁD Nanoelektronikai és Nanotechnológiai Részleg DE TTK v.0.1 (2007.02.13.) 1. előadás 1. Általános ismeretek. 2. Sajátos tulajdonságok. 3. A processzor jellemzői.
RészletesebbenLabor gyakorlat Mikrovezérlők
Labor gyakorlat Mikrovezérlők ATMEL AVR ARDUINO 1. ELŐADÁS BUDAI TAMÁS 2015. 09. 06. Tartalom Labor 2 mikrovezérlők modul 2 alkalom 1 mikrovezérlők felépítése, elmélet 2 programozás, mintaprogramok Értékelés:
RészletesebbenAutóipari beágyazott rendszerek. Komponens és rendszer integráció
Autóipari beágyazott rendszerek és rendszer integráció 1 Magas szintű fejlesztési folyamat SW architektúra modellezés Modell (VFB) Magas szintű modellezés komponensek portok interfészek adattípusok meghatározása
RészletesebbenYottacontrol I/O modulok beállítási segédlet
Yottacontrol I/O modulok beállítási segédlet : +36 1 236 0427 +36 1 236 0428 Fax: +36 1 236 0430 www.dialcomp.hu dial@dialcomp.hu 1131 Budapest, Kámfor u.31. 1558 Budapest, Pf. 7 Tartalomjegyzék Bevezető...
RészletesebbenNyíregyházi Egyetem Matematika és Informatika Intézete. Input/Output
1 Input/Output 1. I/O műveletek hardveres háttere 2. I/O műveletek szoftveres háttere 3. Diszkek (lemezek) ------------------------------------------------ 4. Órák, Szöveges terminálok 5. GUI - Graphical
RészletesebbenSzámítógép felépítése
Alaplap, processzor Számítógép felépítése Az alaplap A számítógép teljesítményét alapvetően a CPU és belső busz sebessége (a belső kommunikáció sebessége), a memória mérete és típusa, a merevlemez sebessége
RészletesebbenA mikroprocesszor felépítése és működése
A mikroprocesszor felépítése és működése + az egyes részegységek feladata! Információtartalom vázlata A mikroprocesszor feladatai A mikroprocesszor részegységei A mikroprocesszor működése A mikroprocesszor
RészletesebbenProgrammable Chip. System on a Chip. Lazányi János. Tartalom. A hagyományos technológia SoC / PSoC SoPC Fejlesztés menete Mi van az FPGA-ban?
System on a Chip Programmable Chip Lazányi János 2010 Tartalom A hagyományos technológia SoC / PSoC SoPC Fejlesztés menete Mi van az FPGA-ban? Page 2 1 A hagyományos technológia Elmosódó határvonalak Page
Részletesebben2. Számítógépek működési elve. Bevezetés az informatikába. Vezérlés elve. Külső programvezérlés... Memória. Belső programvezérlés
. Számítógépek működési elve Bevezetés az informatikába. előadás Dudásné Nagy Marianna Az általánosan használt számítógépek a belső programvezérlés elvén működnek Külső programvezérlés... Vezérlés elve
RészletesebbenProgramozási segédlet DS89C450 Fejlesztőpanelhez
Programozási segédlet DS89C450 Fejlesztőpanelhez Készítette: Fekete Dávid Processzor felépítése 2 Perifériák csatlakozása a processzorhoz A perifériák adatlapjai megtalálhatók a programozasi_segedlet.zip-ben.
RészletesebbenArchitektúra, cache. Mirıl lesz szó? Mi a probléma? Teljesítmény. Cache elve. Megoldás. Egy rövid idıintervallum alatt a memóriahivatkozások a teljes
Architektúra, cache irıl lesz szó? Alapfogalmak Adat cache tervezési terének alapkomponensei Koschek Vilmos Fejlıdés vkoschek@vonalkodhu Teljesítmény Teljesítmény növelése Technológia Architektúra (mem)
RészletesebbenLabor 2 Mikrovezérlők
Labor 2 Mikrovezérlők ATMEL AVR - ARDUINO BUDAI TAMÁS 2015. 09. 06. Tartalom Mikrovezérlők Mikrovezérlők felépítése, működése Mikrovezérlő típusok, gyártók Mikrovezérlők perifériái Mikrovezérlők programozása
RészletesebbenA LOGSYS rendszer ismertetése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK A LOGSYS rendszer ismertetése Raikovich Tamás BME MIT atórium A LOGSYS
RészletesebbenLabor gyakorlat Mikrovezérlők
Labor gyakorlat Mikrovezérlők ATMEL AVR ARDUINO 1. ELŐADÁS BUDAI TAMÁS Tartalom Labor 2 mikrovezérlők modul 2 alkalom 1 mikrovezérlők felépítése, elmélet 2 programozás, mintaprogramok Értékelés: a 2. alkalom
RészletesebbenDigitális technika (VIMIAA02) Laboratórium 5
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika (VIMIAA02) Laboratórium 5 Fehér Béla Raikovich Tamás,
RészletesebbenDigitális technika (VIMIAA02) Laboratórium 5
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika (VIMIAA02) Laboratórium 5 Fehér Béla Raikovich Tamás,
RészletesebbenDigitális technika (VIMIAA01) Laboratórium 9
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika (VIMIAA01) Laboratórium 9 Fehér Béla Raikovich Tamás,
RészletesebbenÚj kompakt X20 vezérlő integrált I/O pontokkal
Új kompakt X20 vezérlő integrált I/O pontokkal Integrált flash 4GB belső 16 kb nem felejtő RAM B&R tovább bővíti a nagy sikerű X20 vezérlő családot, egy kompakt vezérlővel, mely integrált be és kimeneti
RészletesebbenIrányítástechnika 1. 9. Elıadás. PLC-k programozása
Irányítástechnika 1 9. Elıadás PLC-k programozása Irodalom - Helmich József: Irányítástechnika I, 2005 - Zalotay Péter: PLC tanfolyam - Jancskárné Anweiler Ildikó: PLC programozás az IEC 1131-3 szabvány
RészletesebbenAz MSP430 mikrovezérlők digitális I/O programozása
10.2.1. Az MSP430 mikrovezérlők digitális I/O programozása Az MSP430 mikrovezérlők esetében minden kimeneti / bemeneti (I/O) vonal önállóan konfigurálható, az P1. és P2. csoportnak van megszakítás létrehozó
RészletesebbenA mikroszámítógép felépítése.
1. Processzoros rendszerek fő elemei mikroszámítógépek alapja a mikroprocesszor. Elemei a mikroprocesszor, memória, és input/output eszközök. komponenseket valamilyen buszrendszer köti össze, amelyen az
Részletesebben3. A DIGILENT BASYS 2 FEJLESZTŐLAP LEÍRÁSA
3. A DIGILENT BASYS 2 FEJLESZTŐLAP LEÍRÁSA Az FPGA tervezésben való jártasság megszerzésének célszerű módja, hogy gyári fejlesztőlapot alkalmazzunk. Ezek kiválóan alkalmasak tanulásra, de egyes ipari tervezésekhez
RészletesebbenPárhuzamos programozási platformok
Párhuzamos programozási platformok Parallel számítógép részei Hardver Több processzor Több memória Kapcsolatot biztosító hálózat Rendszer szoftver Párhuzamos operációs rendszer Konkurenciát biztosító programozási
RészletesebbenPárhuzamos programozási platformok
Párhuzamos programozási platformok Parallel számítógép részei Hardver Több processzor Több memória Kapcsolatot biztosító hálózat Rendszer szoftver Párhuzamos operációs rendszer Konkurenciát biztosító programozási
RészletesebbenElső sor az érdekes, IBM PC. 8088 ra alapul: 16 bites feldolgozás, 8 bites I/O (olcsóbb megoldás). 16 kbyte RAM. Nem volt háttértár, 5 db ISA foglalat
1 2 3 Első sor az érdekes, IBM PC. 8088 ra alapul: 16 bites feldolgozás, 8 bites I/O (olcsóbb megoldás). 16 kbyte RAM. Nem volt háttértár, 5 db ISA foglalat XT: 83. CPU ugyanaz, nagyobb RAM, elsőként jelent
Részletesebben5.1. fejezet - Általános 32 bites mikrovezérlő/processzor alkalmazástechnikája A Freescale
5.1. fejezet - Általános 32 bites mikrovezérlő/processzor alkalmazástechnikája Jelenleg a piacon több általános jellegű processzor-architektúra van a beágyazott eszköz piacon, ezek közül a legismertebbek:
RészletesebbenMSP430 programozás Energia környezetben. Kitekintés, további lehetőségek
MSP430 programozás Energia környezetben Kitekintés, további lehetőségek 1 Még nem merítettünk ki minden lehetőséget Kapacitív érzékelés (nyomógombok vagy csúszka) Az Energia egyelőre nem támogatja, csak
RészletesebbenMérő- és vezérlőberendezés megvalósítása ARM alapú mikrovezérlővel és Linux-szal
Mérő- és vezérlőberendezés megvalósítása ARM alapú mikrovezérlővel és Linux-szal Fuszenecker Róbert Budapesti Műszaki Főiskola Kandó Kálmán Műszaki Főiskolai Kar 2007. július 18. A mérőberendezés felhasználási
RészletesebbenDigitális technika VIMIAA hét
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA02 10. hét Fehér Béla BME MIT Processzor utasítás
RészletesebbenLaborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD)
Laborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD) Összeadó áramkör A legegyszerűbb összeadó két bitet ad össze, és az egy bites eredményt és az átvitelt adja ki a kimenetén, ez a
RészletesebbenMikrorendszerek tervezése
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Mikrorendszerek tervezése Saját IP készítése, periféria illesztés Fehér
RészletesebbenLOGSYS LOGSYS SPARTAN-3E FPGA KÁRTYA FELHASZNÁLÓI ÚTMUTATÓ. 2012. szeptember 19. Verzió 1.2. http://logsys.mit.bme.hu
LOGSYS SPARTAN-3E FPGA KÁRTYA FELHASZNÁLÓI ÚTMUTATÓ 2012. szeptember 19. Verzió 1.2 http://logsys.mit.bme.hu Tartalomjegyzék 1 Bevezetés... 1 2 Memóriák... 3 2.1 Aszinkron SRAM... 3 2.2 SPI buszos soros
RészletesebbenMagas szintű optimalizálás
Magas szintű optimalizálás Soros kód párhuzamosítása Mennyi a várható teljesítmény növekedés? Erős skálázódás (Amdahl törvény) Mennyire lineáris a skálázódás a párhuzamosítás növelésével? S 1 P 1 P N GPGPU
RészletesebbenDigitális technika (VIMIAA01) Laboratórium 9
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika (VIMIAA01) Laboratórium 9 Fehér Béla Raikovich Tamás,
RészletesebbenSzámítógépek felépítése, alapfogalmak
2. előadás Számítógépek felépítése, alapfogalmak Lovas Szilárd SZE MTK MSZT lovas.szilard@sze.hu B607 szoba Nem reprezentatív felmérés kinek van ilyen számítógépe? Nem reprezentatív felmérés kinek van
RészletesebbenThe modular mitmót system. 433, 868MHz-es ISM sávú rádiós kártya
The modular mitmót system 433, 868MHz-es ISM sávú rádiós kártya Kártyakód: COM-R04-S-01b Felhasználói dokumentáció Dokumentációkód: -D01a Budapesti Műszaki és Gazdaságtudományi Egyetem Méréstechnika és
RészletesebbenIrányítástechnika 1. 8. Elıadás. PLC rendszerek konfigurálása
Irányítástechnika 1 8. Elıadás PLC rendszerek konfigurálása Irodalom - Helmich József: Irányítástechnika I, 2005 - Zalotay Péter: PLC tanfolyam - Klöckner-Möller Hungária: Hardverleírás és tervezési segédlet,
RészletesebbenIrányítástechnika 1. 7. Elıadás. Programozható logikai vezérlık
Irányítástechnika 1 7. Elıadás Programozható logikai vezérlık Irodalom - Helmich József: Irányítástechnika I, 2005 - Zalotay Péter: PLC tanfolyam - Klöckner-Möller Hungária: Hardverleírás és tervezési
RészletesebbenDigitális rendszerek. Mikroarchitektúra szintje
Digitális rendszerek Mikroarchitektúra szintje Mikroarchitektúra Jellemzők A digitális logika feletti szint Feladata az utasításrendszer-architektúra szint megalapozása, illetve megvalósítása Példa Egy
RészletesebbenDigitális technika VIMIAA hét
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA02 10. hét Fehér Béla BME MIT A processzorok
RészletesebbenLOGSYS LOGSYS LCD KIJELZŐ MODUL FELHASZNÁLÓI ÚTMUTATÓ. 2010. november 8. Verzió 1.0. http://logsys.mit.bme.hu
LOGSYS LCD KIJELZŐ MODUL FELHASZNÁLÓI ÚTMUTATÓ 2010. november 8. Verzió 1.0 http://logsys.mit.bme.hu Tartalomjegyzék 1 Bevezetés... 1 2 Kommunikációs interfész... 2 3 Memóriák az LCD vezérlőben... 3 3.1
RészletesebbenAz operációs rendszer szerkezete, szolgáltatásai
Az operációs rendszer szerkezete, szolgáltatásai Felhasználói programok Rendszerhívások Válaszok Kernel Eszközkezelők Megszakításvezérlés Perifériák Az operációs rendszer szerkezete, szolgáltatásai Felhasználói
Részletesebben11.2.1. Joint Test Action Group (JTAG)
11.2.1. Joint Test Action Group (JTAG) A JTAG (IEEE 1149.1) protokolt fejlesztették a PC-nyák tesztelő iapri képviselők. Ezzel az eljárással az addigiaktól eltérő teszt eljárás. Az integrált áramkörök
Részletesebben5. KOMBINÁCIÓS HÁLÓZATOK LEÍRÁSÁNAK SZABÁLYAI
5. KOMBINÁCIÓS HÁLÓZATOK LEÍRÁSÁNAK SZABÁLYAI 1 Kombinációs hálózatok leírását végezhetjük mind adatfolyam-, mind viselkedési szinten. Az adatfolyam szintű leírásokhoz az assign kulcsszót használjuk, a
RészletesebbenIsmerkedjünk tovább a számítógéppel. Alaplap és a processzeor
Ismerkedjünk tovább a számítógéppel Alaplap és a processzeor Neumann-elvű számítógépek főbb egységei A részek feladatai: Központi egység: Feladata a számítógép vezérlése, és a számítások elvégzése. Operatív
RészletesebbenSzimuláció és verifikáció. Digitális rendszerek tervezése FPGA áramkörökkel Szimuláció és verifikáció. Kétfajta szimulációs módszer
BUDAPESTI MŐSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális rszerek tervezése FPGA áramkörökkel Fehér Béla Szántó Péter,
Részletesebben7.hét: A sorrendi hálózatok elemei II.
7.hét: A sorrendi hálózatok elemei II. Tárolók Bevezetés Bevezetés Regiszterek Számlálók Memóriák Regiszter DEFINÍCIÓ Tárolóegységek összekapcsolásával, egyszerű bemeneti kombinációs hálózattal kiegészítve
RészletesebbenOPERÁCIÓS RENDSZEREK. Elmélet
1. OPERÁCIÓS RENDSZEREK Elmélet BEVEZETÉS 2 Az operációs rendszer fogalma Az operációs rendszerek feladatai Csoportosítás BEVEZETÉS 1. A tantárgy tananyag tartalma 2. Operációs rendszerek régen és most
RészletesebbenFehér Béla Szántó Péter, Lazányi János, Raikovich Tamás BME MIT FPGA laboratórium
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális rendszerek tervezése FPGA áramkörökkel Konfiguráció és JTAG
RészletesebbenA PET-adatgy informatikai háttereh. Nagy Ferenc Elektronikai osztály, ATOMKI
A PET-adatgy adatgyűjtés informatikai háttereh Nagy Ferenc Elektronikai osztály, ATOMKI Eleveníts tsük k fel, hogy mi is az a PET! Pozitron Emissziós s Tomográfia Pozitron-boml bomló maggal nyomjelzünk
RészletesebbenSZORGALMI FELADAT. 17. Oktober
SZORGALMI FELADAT F2. Tervezzen egy statikus aszinkron SRAM memóriainterfész áramkört a kártyán található 128Ki*8 bites memóriához! Az áramkör legyen képes az írási és olvasási műveletek végrehajtására
RészletesebbenDigitális technika VIMIAA01
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA01 Fehér Béla BME MIT Processzor utasítás rendszerek
RészletesebbenDigitális technika VIMIAA01
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA01 Fehér Béla BME MIT Processzor utasítás rendszerek
RészletesebbenMulti-20 modul. Felhasználói dokumentáció 1.1. Készítette: Parrag László. Jóváhagyta: Rubin Informatikai Zrt.
Multi-20 modul Felhasználói dokumentáció. Készítette: Parrag László Jóváhagyta: Rubin Informatikai Zrt. 49 Budapest, Egressy út 7-2. telefon: +36 469 4020; fax: +36 469 4029 e-mail: info@rubin.hu; web:
RészletesebbenBelépés a rendszerbe. Gyors menü
Belépés a rendszerbe A menübe lépéshez szükséges alapértelmezett DVR Azonosító /Device ID/: 000000, megadott Jelszó /Password/ nélkül. A rendszer biztonságos használata érdekében az adminisztrátor felhasználónak
RészletesebbenÚjrakonfigurálható technológiák nagy teljesítményű alkalmazásai
Újrakonfigurálható technológiák nagy teljesítményű alkalmazásai Xilinx System Generator Szántó Péter BME MIT, FPGA Laboratórium Xilinx System Generator MATLAB Simulink Toolbox Simulink Modell alapú grafikus
Részletesebben5. tétel. A számítógép sematikus felépítése. (Ábra, buszok, CPU, Memória, IT, DMA, Periféria vezérlő)
5. tétel 12a.05. A számítógép sematikus felépítése (Ábra, buszok, CPU, Memória, IT, DMA, Periféria vezérlő) Készítette: Bandur Ádám és Antal Dominik Tartalomjegyzék I. Neumann János ajánlása II. A számítógép
RészletesebbenDigitális technika VIMIAA hét
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika VIMIAA02 11. hét Fehér Béla BME MIT MiniRISC mintarendszer
RészletesebbenMintavételes szabályozás mikrovezérlő segítségével
Automatizálási Tanszék Mintavételes szabályozás mikrovezérlő segítségével Budai Tamás budai.tamas@sze.hu http://maxwell.sze.hu/~budait Tartalom Mikrovezérlőkről röviden Programozási alapismeretek ismétlés
RészletesebbenARM Cortex magú mikrovezérlők
ARM Cortex magú mikrovezérlők 3. Cortex-M0, M4, M7 Scherer Balázs Budapest University of Technology and Economics Department of Measurement and Information Systems BME-MIT 2018 32 bites trendek 2003-2017
RészletesebbenMérési jegyzőkönyv. az ötödik méréshez
Mérési jegyzőkönyv az ötödik méréshez A mérés időpontja: 2007-10-30 A mérést végezték: Nyíri Gábor kdu012 mérőcsoport A mérést vezető oktató neve: Szántó Péter A jegyzőkönyvet tartalmazó fájl neve: ikdu0125.doc
RészletesebbenLaborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD)
Laborgyakorlat Logikai áramkörök számítógéppel segített tervezése (CAD) Bevezetés A laborgyakorlatok alapvető célja a tárgy későbbi laborgyakorlataihoz szükséges ismeretek átadása, az azokban szereplő
RészletesebbenDigitális technika (VIMIAA02) Laboratórium 4
BUDAPESTI MŰSZAKI ÉS GAZDASÁGTUDOMÁNYI EGYETEM VILLAMOSMÉRNÖKI ÉS INFORMATIKAI KAR MÉRÉSTECHNIKA ÉS INFORMÁCIÓS RENDSZEREK TANSZÉK Digitális technika (VIMIAA02) Laboratórium 4 Fehér Béla Raikovich Tamás,
RészletesebbenLOGSYS LOGSYS ECP2 FPGA KÁRTYA FELHASZNÁLÓI ÚTMUTATÓ. 2012. szeptember 18. Verzió 1.0. http://logsys.mit.bme.hu
LOGSYS ECP2 FPGA KÁRTYA FELHASZNÁLÓI ÚTMUTATÓ 2012. szeptember 18. Verzió 1.0 http://logsys.mit.bme.hu Tartalomjegyzék 1 Bevezetés... 1 2 Memóriák... 3 2.1 Aszinkron SRAM... 3 2.2 SPI buszos soros FLASH
Részletesebben