Logikai tervezés gyakorlatok (2017.)

Átírás

1 Logikai tervezés gyakorlatok (2017.) Tartalom 1. FPGA CPLD interfész TMP121 SPI interfész Audió CODEC illesztése FIR szűrő ChipScope FIR szűrő SRAM interfész FPGA CPLD interfész Az FPGA szűkös lábszámából adódóan a legegyszerűbb perifériák (gombok, kapcsolók, LED-ek, 7- szegmenses kijelző) egy CPLD-n keresztül érhetők el, amely egy SPI jellegű interfészen keresztül kapcsolódik az FPGA-hoz. A CPLD-ben megvalósított rendszer blokkvázlata az alábbi: Az FPGA és a CPLD közötti kommunikáció hullámformái: Ennek megfelelően az FPGA-ban olyan hardver kialakítása szükséges, amely: Bemenetei: o clk: 50 MHz-es rendszer órajel o led[7:0]: a LED-eken megjelenő 8 bites érték

2 o seg0[7:0] és seg1[7:0]: a hétszegmenses kijelző egy-egy szegmensén megjelenített hexadecimális érték Kimenetei: o A CPLD-t vezérlő jelek. A 7-szegmenses kijelző időmultiplexált vezérléséhez megfelelő frekvenciájú cpld_ld jelet generál. Ez kb. khz-es nagyságrendet jelent. A cpld_clk a cpld_ld frekvenciájának 16x-osa. Az FPGA órajele 50 MHz, azaz a kb. 16 khz-es cpld_clk generálásához 3125-ös órajel osztóra van szükség. Az ehhez legközelebb eső 2 hatvány a %-os kitöltési tényezőjű, 4096-od (=2^12) frekvenciájú jelet egy, a rendszerórajelről járó 12 bites számláló legfelső bitje szolgáltat. A további cpld_ jeleknek a cpld_clk lefutó éle környékén kell váltani (a CPLD felfutó élre mintavételez), így a lefutó él környékén egy egyetlen rendszer órajel hosszúságú impulzust kell generálni, ami engedélyező (clock enable) szolgál a rendszer további komponenseinek. A 16 ütem megkülönböztetésére egy 4 bites számláló szolgál. Ennek utolsó üteme alatt aktív a cpld_ld jel. A két darab hétszegmenses kijelző bemeneti adatt közötti váltást egy multiplexer oldja meg, 16 cpld_clk ütemig az egyik, a következő 16 cpld_clk ütemig a másik bemenetet kell kiválasztani. Ez egyszerűen generálható az előző számláló 5 bitessé bővítésével, a [4] bit pont ilyen. A hétszegmenses kijelzőn megjelenő 4 bites hexadecimális értékből elő kell állítani a 8 bites szegmens kódokat. A párhuzamos soros átalakítás egy shift regiszterrel vagy egy multiplexerrel oldható meg. Azaz a rendszer vázlatos blokkvázlata: 15 D FF cpld_clk Számláló (12 bit) [11] D FF Lefutó él detektálás D FF ce Számláló (5 bit) [3:0] == D FF cpld_ld [4] led[7:0] dig0[3:0] dig1[3:0] MUX BIN 2 SEG segment[7:0] Shift register D FF cpld_mosi Az engedélyező jel generálás hullámformái:

3 A teljes rendszer működése:

4 2. TMP121 SPI interfész A hőmérő adatlapja alapján a kommunikációs ciklus az alábbi: Az új hőmérséklet érték előállítása 320 ms ideig tart, ez alatt a CS jelnek 1 értékűnek kell lennie. Ezt követően kiolvasható a hőmérséklet az alábbi időzítési diagramnak megfelelően: Tehát minden egyes SPI átvitel során 16 bitet olvasunk, amiből az első 13 bit az érvényes adat. Időzítési kritériumok: A fentiek alapján megfontolásaink: A teljes ciklus ~320 ms, azaz MHz-es órajel. 24 bites szabadon futó számlálót (cntr) használva az időzítésre az SPI kommunikáció + várakozás rendszerórajel lesz. A hőmérő órajelének minimális periódusideje 100 ns, azaz maximális frekvenciája 10 MHz. Az 50 MHz-es rendszerórajelet 8-cal leosztva 6,25 MHz-es órajel adódik, azaz az SCK periódusideje 160 ns lesz. 8-cal történő órajel osztásra a szabadon futó 24 bites számláló cntr[2] indexű bitje használható. A CS jel váltásának legalább 40 ns-mal meg kell előznie az SCK felfutó élét (setup time) ha az SCK lefutó élénél változtatjuk, akkor ez bőven teljesül. A hőmérő az SCK lefutó élére adja ki az adatot, kimeneti jelterjedési ideje 30 ns SCK felfutó élénél stabil az adat, itt mintavételezhető. Mivel az SCK megegyezik cntr[2]-vel, a felfutó és lefutó éleket jelző engedélyező jelek: o felfutó él: cntr[2:0]==3 b011 o lefutó él: cntr[2:0]==3 b111 Az SPI kommunikációt a teljes ciklus elején végezzük. A CS-t SCK legelső lefutó élekor váltjuk 0- ba, ez cntr==7. A komparáláskor a teljes 24 bites számlálót használni kell, mert a CS 0-ba állítása csak egyszer tehető meg a teljes periódus alatt. Az SPI kommunikáció 16 SCK, ami 16*8=128 rendszerórajel. Ilyen hosszú CS pulzust kell generálni, azaz ha cntr==7 esetén állítottuk 0-ba, akkor cntr==7+128=135 esetén kell 1-be állítani. Ehhez elegendő a számláló alsó 8 bitje, hiszen az nem okoz problémát ha a számláló nagyobb értékeinél többször 1-t írunk a CS-t megvalósító FF-ba, hiszen az már úgyis 1 lesz.

5 A hőmérő az MSB bitet küldi először, így a sorospárhuzamos átalakításra egy balra shiftelő shiftregiszterrel oldható meg. Annak érdekében, hogy a kimeneten mindig érvényes adat legyen, a shiftregiszter tartalmát át kell írni egy kimeneti regiszterbe. Erre minden olyan időpont megfelelő, amikor a shiftregiszterben érvényes adat van. Ez lehet pl. a CS felfutó éle (ekkor ciklusonként egyszer írjuk a kimeneti regisztert), de az is megfelelő ha CS==1 esetén mindig frissítjük a kimeneti regisztert, hiszen ekkor a shiftregiszter nem változik. A megvalósítandó blokkvázlat tehát: CE 13 bit regiszter D TEMP CNTR 24 bit [2:0] [23:0] [7:0] == 3'b011 == 7 == 135 sck_rise OR RST SET D FF INV 16 bit D shift regiszter CE AND [2] rst SCK CS SO A hőmérő által küldött adat kettes komplemens, 4 bit törtrésszel: A Logsys kártyán 2 digites hétszegmenses kijelző van, ezen az egészrészt jelenítjük meg, először hexadecimálisan, majd decimálisan (BCD). Utóbbihoz szükség van egy binárisbcd átalakításra. Megvalósítási lehetőségek: ROM-ban tároljuk a BCD értékeket, a ROM-t pedig a bináris hőmérséklet értékkel címezzük. SHIFT-ADD3 (lásd PDF a tárgy honlapon) kombinációs logikaként. Mivel az átalakításra sok órajel áll rendelkezésre, így feleslegesen nagy az erőforrásigénye. SHIFT-ADD3 szekvenciális megvalósítása. Minden órajelben 1 bitet számolunk ki, így egyetlen komparátor-összeadó (+plusz vezérlő logika) szükséges. PREFERÁLT MEGOLDÁS.

6 3. Audió CODEC illesztése A gyakorlat során egy sztereó audió CODEC (coder-decoder) illesztünk az FPGA-hoz. A CODEC-ben található ADC kimenetét az FPGA-ban egy FIFO-n keresztül visszacsatoljuk a CODEC DAC bemenetére (későbbi gyakorlaton a direkt visszacsatolás helyett FIR szűrőt valósítunk meg az FPGA-ban). A CODEC ADC és DAC bekötése SLAVE módban (minden órajel bemenet a CODEC számára): Az ábrán szereplő jelek: BCLK: bit clock. A soros adatinterfész időzítő jele. LRC: left-right clock. Jobb/bal csatorna kiválasztó jele. Frekvenciája megegyezik a mintavételi frekvenciával. DOUT: Az ADC soros adatkimenete. DIN: A DAC soros adatbemenete. Ezen kívül a CODEC-nek van egy MCLK (master clock) bemenete. A mintavételi frekvencia és az MCLK közötti összefüggés: A Logsys CODEC bővítőmodul Right Justified üzemmódban működik, ennek időzítési diagramja:

7 A soros interfész időzítési adatai: Megfontolásaink: A gyakorlaton 96 khz-es mintavételi frekvencia elérése a cél, így praktikus okokból (2 hatvány többszörös) az MCLK = 256 * fs beállítást fogjuk használni, azaz MCLK = 256 * 96 khz = 24,576 MHz. Az FPGA belső órajele az MCLK 4-szerese lesz (azért, hogy a később realizálandó FIR szűrőnek minél több ideje legyen két mintavétel között), tehát CLK = 98,304 MHz. Egy csatorna érvényes adata 24 bit, ezt Right Justified módban 8 nem használt bit előzi meg, így egy fél LRC periódus alatt 32 bit kerül továbbításra, a teljes LRC periódus alatt pedig 64. Tehát a BCLK = 64 * LRC. Összegezve: o MCLK = CLK / 4 o LRC = 96 khz = MCLK / 256 = CLK / (256*4) o BCL = LRC * 64 = CLK / 16 Az LRC jel váltása nem eshet túl közel a BCL felfutó éléhez, legalább 10 ns-mal meg kell, hogy előzze azt (setup time). A BCL periódusidejének fele ennél nagyobb, így LRC-t célszerű BCL lefutó élekor változtatni. A DAC a BCL felfutó élére mintavételezi a bemeneti soros adatot, ezt legalább ezen él előtt 10 ns-mal ki kell adni (setup time), illetve 10 ns-ig még ott kell tartani (hold time). A BCL peridódusidejének fele ennél jóval nagyobb, így BCL lefutó éle megfelelő időpont az adatkiadásra.

8 A CODEC a BCL lefutó élére adja ki a mintavételezett érték bitjeit, kimeneti jelterjedési ideje max 10 ns, így ennek mintavételezésére a BCL felfutó élének időpontja megfelelő. Észrevehető, hogy minden, a CODEC számára előállított órajel (ezek az FPGA szempontjából NEM órajelek, hanem egyszerű kimeneti jelek) a rendszerórajel (CLK) 2 hatványad része, így ezek egyetlen számláló megfelelő bitjeinek kivezetésével generálhatók. Konkrétan: o LRC = CLK / 1024 bit[9] o BCL = CLK / 16 bit[3] o MCLK = CLK / 4 bit[1] A bemeneti soros párhuzamos, illetve a kimeneti párhuzamos soros átalakítás megoldható 1-1 shift regiszterrel. Szükséges még a két csatornára 1-1 shift regiszter érvényes jel (egy rendszer órajel hosszúságú pulzus). o Ezek generálhatók az ütemező számláló azon részéből, ami bit számlálóként értelmezhető (0 31 között számol), tehát olyan, mintha a generált BCL-re számolna bit[8:4]. o Az így generált jel 1 BCL hosszúságú, ahhoz hogy ez egyetlen CLK idejű legyen, szükséges feltétel még a BCL felfutó élét jelző impulzus. o Azt, hogy a bemeneti shiftregiszter melyik csatorna adatát tartalmazza, a generált LRC jelből lehet eldönteni. A kimeneti shiftregiszter töltését engedélyező jelet hasonló megfontolások alapján lehet generálni. Hullámformák: Egy teljes LRC periódus: LRC lefutó éle:

9 Ugyanez kissé messzebbről nézve: LRC felfutó éle: És messzebbről:

10 4. FIR szűrő A 4. gyakorlaton a 3. gyakorlaton megvalósított, loopback módban módban működtetett CODEC interfészt egészítjük ki egy FIR szűrővel, azaz az ADC által digitalizált adatokat szűrjük, majd a DAC felé továbbítjuk. N 1 A FIR szűrés egy N pontos konvolúció: y k = i=0 x k i c N i 1, ahol y a kimeneti minta, x a bemeneti minták sorozata, c pedig az együtthatókat tartalmazó tömb. Azaz szemléletesen: az utolsó N darab mintát páronként szorozzuk egy N elemű együttható tömb elemeivel, majd a részszorzatokat összegezzük. A k-adik kimeneti minta előállításához a [k-n+1). k] indexű mintákat használjuk, míg a (k+1)-ik kimenethez a [k-n+2. k+1] indexűeket, azaz a legrégebbi mintát eldobjuk, az új mintát pedig behelyezzük a mintákat tároló tömbbe. Ez láthatóan egy N elemű shift regiszter tömb, aminek minden eleme 1-1 minta. Erőforrás takarékosság szempontjából sok esetben hatékonyabb a mintatárat memóriában megvalósítani ennek optimális megoldása az N elemű cirkuláris buffer, amelyet folyamatosan (inkrementálisan) címezve írunk. Amennyiben a cím eléri az (N-1)-t, következő értéke 0 lesz. Ha N kettő hatvány, akkor ez FPGA realizációnál automatikusan megoldódik megfelelő szélességű címszámlálót használva. Adott időpillanatban, amikor az írási cím A, akkor ezen a címen a legújabb adat van, az A-1 címen az egyel régebbi, és így tovább; az A+1 címen a legrégebbi adat található. Ha a legújabb mintától kezdve a legrégebbig haladva szeretnénk összeszorozni a minta-együttható párokat, akkor az együttható tár címzése minden kimeneti minta előállításánál N-1 0 értékeket jár be, míg a mintatár címzését az aktuális minta címétől kell kezdeni és dekrementálni. Tehát [A, A-1,. 0, N-1 A+1] a címzés. A megvalósítandó szűrő párhuzamossági fokát a jel mintavételi frekvenciája (f s) és a működési frekvencia (f clk) határozza meg. Egy csatorna feldolgozásakor két bemeneti minta között f clk órajel telik f s el, tehát órajelben számolva ennyi idő van a feladat elvégzésére. A megvalósított rendszerben: f clk = f s 98,304 MHz 96 khz = Mivel két csatornát kell feldolgozni, így egy csatornára 512 órajel jut. A szűrőnk fokszáma 256, így ahhoz, hogy 512 órajel alatt kiszámítsunk 256 részszorzatot egyetlen szorzó hardver is elegendő, azaz a feldolgozás szekvenciális. (amennyiben pl. a mintavételi frekvencia megegyezne a működési frekvenciával, teljesen párhuzamos rendszerre lenne szűkség, azaz csatornánként 256 szorzót használnánk). Egyszerűsített blokkvázlat a fentiek alapján: COEFF ROM 2x256x36 COEFF RD ADDR S.3.31 S.23 MUL S.4.54 ADD ACCU FF SMPL WR ADDR SAMPLE RAM 2x256x36 SMPL RD ADDR S.12.54

11 Adatformátumok: A bemeneti minták 24 bites előjeles adatok, ezeket előjeles, csak törtrészt tartalmazó fixpontos számokként értelmezzük: azaz 23 bitnyi törtrész van, a formátum tehát s.23 Az együtthatók (1-es DC erősítést feltételezve) jóval kisebbek, mint 1, így alapvetően ezeket is fixpontosként ábrázoljuk. részben önkényesen, részben az FPGA tulajdonságait figyelembe véve 35 bites, s.3.31 formátumú értékeket használunk. A minta és az együttható szorzata: s.23*s.3.31s.4.54 Annak érdekében, hogy a 256 szorzat akkumulálásánál ne léphessen fel túlcsordulás az összeadónak log 2256=8 bittel szélesebbnek kell lennie, így formátuma s A kimeneti minták a bemenethez hasonlóan s.23 formátumúak, ezt az akku formátumából a törtrészek tekintetében csonkolással, az egész rész tekintetében szaturációval állítjuk elő. Egyéb megfontolások: Mind az együttható, mind pedig a mintatár két csatorna adatát tárolja. Az első 256 (0.255) cím tartozik a 0. csatornához, a második 256 ( ) pedig az 1. csatornához. A minták írását az ADC interfésztől kapott adc_valid jel bitjeinek vagy kapcsolata engedélyezi. Az írási címszámláló növelését mintavételi periódusonként egyszer kell elvégezni (a két csatorna adott bemeneti mintáját a saját memória területen belül ugyanarra a címre kell írni), azaz ezt adc_valid[1] engedélyezi. A csatornához tartozó 256 elem címzéséhez 8 bites címszámlálóra van szükség, a teljes 512 elemű memória címzéséhez szükséges plusz egy MSB bitet adc_valid[1], szolgáltatja (azaz a 0. csatorna alulra, az 1. csatorna felülre íródik). Az új minta beírásakor az aktuális írási cím átmásolódik az olvasási címszámálóba, majd ezután 256 ütemeig ez dekrementálódik. Ugyanekkor az együttható olvasási címszámlálója 255-re inicializálódik, majd lefele számol. A memóriák olvasási címe a minta beírást követő 256 órajelben érvényes, így egy cím érvényes jel generálható úgy, hogy a mintatár írásakor 1-be állítunk egy FF-t, majd ha az együttható címszámláló elérte a 0-t, akkor 0-ba állítjuk. A minta írás megkezdésekor el kell tárolni, hogy melyik csatorna adatát dolgozzuk fel, ez a bit lesz az olvasási címek MSB bitje. A memóriaolvasásnak 1 órajel késleltetése van, valamint az alkalmazott 35x35 bites szorzó is rendelkezik viszonylag nagy késleltetéssel (adott bemenethez tartozó kimenet ennyi órajel múlva jelenik meg), ez utóbbi a HDL kód alapján meghatározható. Az akkumulátort akkor kell engedélyezni, amikor a szorzó kimenete érvényes ehhez a cím érvényes jel megfelelő órajellel késleltetett verziója megfelelő (shift regiszter). Az akkumulátort minden egyes konvolúció megkezdése előtt reset-elni kell. Erre minden olyan időpont megfelelő, ami megelőzi az első érvényes részszorzat megjelenését, de később van, mint az előző konvolúció befejezése. Ilyen pl. a bemeneti memória írásának engedélyezése. Az akkumulátor az engedélyező jelének 0-ba váltásakor érvényes adatot tartalmaz, így ezen jel lefutó élének detektálásával generálható a kimeneti valid jel (ez is csatornánként 1 bit). Amennyiben a szaturáció plusz egy pipeline szintet jelent, úgy ezt a jelet is késleltetni kell még egy órajellel.

12 Hullámformák csatorna feldolgozásának megkezdése írási címszámáló (smpl_rd_addr_reg) nem nő; együttható címszámláló (coeff_addr_reg) 255-ről indul; minta olvasási címszámláló (smpl_rd_addr_reg) az írási címről 0x3 indul. state=1 jelenti, hogy érvényesek az olvasási címek, ch_act pedig az aktuálisan feldolgozott csatornát (jelen esetben 0) csatorna feldolgozásának megkezdése nő az írási címszámáló 3. Működési szekvencia távolról nézve 4. Konvolúció vége: kimenet érvényes (dout_valid) generálása.

13 5. ChipScope FIR szűrő Lépések: Ha szimulációban megfelelően működik a FIR szűrő, akkor a szintézis opcióknál állítsa át a Keep Hierarchy opciót Soft -ra (top_level Synthesis job klikk, Properties). Szintetizálja a tervet. Adjon hozzá egy új forrás (ChipScope Definition and Connection File), majd dupla klikk a hierarchia ablakban a ChipScope file-on. Egy Trigger port 3 Match Unit-tal megfelelő, trigger Basic w/edges. Méret egyelőre 255 bit. Adat és Trigger megegyezik, mintatár 1024 mély. Adja hozzá a szükséges jeleket a ChipsCope-hoz (ügyeljen arra, hogy a forrás FF legyen): o Az órajel legyen a rendszerórajel (clk, forrása BUFGMUX). o Trigger és adatjelek: accu ch_act coeff_addr_reg coeff_rom_dout din din_valid dout_reg dout_valid_reg smpl_ram_dout smpl_addr_reg state o Ez összesen 215 jel, így a Trigger konfigurációnál állítsa át a méretet 255-ről 215-re. Implementálja a tervet, majd konfigurálja az FPGA-t. Nyissa meg a ChipScope Analyzer-t, csatlakozzon az FPGA-hoz és importálja a ChipScope konfigurációs fájlt (így a beállított jelnevek látszanak). Kösse össze a CODEC kártya audió bementét a PC line out kimenetével, generáljon Audacityben egy szinusz jelet, és játssza végtelenítve. Vizsgálja meg: o Egy szűrési ciklus végrehajtását. o A FIR szűrő által kapott adatbemenet analóg hullámformáját. o A FIR szűrő kimenetének analóg hullámformáját.

14 6. SRAM interfész A felhasználó-barátság jegyében az SRAM vezérlőnek 3 FIFO interfésze lesz: COMMAND FIFO (cmd_): Egy biten (MSB) megadható, hogy olvasni szeretnénk az SRAM-ból, vagy írni az SRAM-ba (0: RD, 1: WR). Az alsó (maradék) 18 bit pedig az SRAM címét tartalmazza. WRITE DATA FIFO (wr_): Az SRAM-ba kiírandó adat. READ DATA FIFO (rd_): Az SRAM-ból olvasott adat. Azaz: cmd_we cmd_din cmd_full COMMAND FIFO cmd_empty cmd_dout cmd_rd wr_we wr_din wr_full WRITE DATA FIFO wr_empty wr_dout wr_rd SRAM CONTROLLER SRAM rd_rd rd_dout rd_empty READ DATA FIFO rd_full rd_din rd_wr Az, hogy az SRAM CONTROLLER logikának kell-e valamilyen műveletet végeznie, a FIFO-k státusza és tartalma alapján dönthető el: Ha a CMD FIFO nem üres és írási parancs van benne, valamint a WR FIFO nem üres, akkor egy írási ciklust kell végrehajtani. Ha a CMD FIFO nem üres és olvasási parancs van benne, valamint a RD FIFO nincs teli, akkor egy olvasási ciklust kell végrehajtani. Az egyes ciklusok ütemezése az SRAM időzítési diagramja alapján határozható meg. Az FPGA rendszerórajel 98,304 MHz, azaz periódus ideje ~10,17 ns.

15 SRAM írás Megfontolásaink: A legrövidebb írási ciklusidő minimum 10 ns (ADDRESS). WE és CE pulzus hossza minimum 7 ns egy órajel hosszúságú pulzus ezt teljesíti. Az ADDRESS (cím) setup ideje a CE jelhez (write kezdete) 0 ns, ami azt jelenti, hogy a CE jel változása nem előzheti meg az ADDRESS változását. Mivel az FPGA-n belüli késleltetések függenek a lábak fizikai pozíciójától, valamint a nyomtatott áramkörön és előfordulhat jelterjedési idő különbség, ezt a feltételt nem tudjuk kielégíteni akkor, ha mindkét jelet ugyanarra a rendszerórajel felfutó élre változtatjuk. Így az egyetlen lehetőség, hogy előbb beállítjuk a címvonalat, majd a következő felfutó élkor a CE jelet. Ugyanez igaz az adatvonal meghajtására is. Ahhoz, hogy tartani tudjuk a 0 ns hold time-t, nem megfelelő a meghajtás megszüntetése a CE és WE 1-be állításával megegyező időpontban, ez megfelelő biztonsággal csak egy órajel múlva tehető meg. Ennek megfelelően egyetlen SRAM írási ciklus 3 rendszerórajelet vesz igénybe. Az ábrán a DATA drive jel az adatvonal meghajtását engedélyező jel, míg a STATE az SRAM vezérlő állapotgépének állapotváltozója. clk ADDRESS CÍM CE WE DATA ADAT DATA drive STATE IDLE WR0 WR1 WR2 IDLE

16 SRAM olvasás Megfontolásaink: A legrövidebb olvasási ciklusidő minimum 10 ns (trc). CE lefutó élét követően az SRAM azonnal meghajtja az adatvonalat, az érvényes adat legfeljebb 10 ns múlva megjelenik az adatvonalon. OE és BE lefutó élét követően az SRAM azonnal meghajtja az adatvonalat, az érvényes adat legfeljebb 5 ns múlva megjelenik az adatvonalon. CE, OE, BE felfutó élét követően legfeljebb 5 ns múlva az SRAM megszünteti az adatvonal meghajtását. Mivel nincs rá követelmény, CE, OE, BE a címvonal beállításával együtt 0-ba vezérelhető. 10 ns-mal azt követően, hogy az SRAM érzékelte ezen jeleket, megjelenik az érvényes adat az adatvonalon. Ez NEM 10 ns-mal az ezeket vezérlő FPGA órajel felfutó éle után van, mert: o A jeleket meghajtó FF-oknak van kimeneti jelterjedési ideje. o A FF kimenetéről nem 0 idő alatt jut ki a jel az FPGA lábára. o A nyomtatott áramkörnek van késleltetése. o Az SRAM-tól érkező adat nem 0 idő alatt jut el az FPGA lábról az azt mintavételező FF bemenetére, és ezeknek a FF-nak van setup ideje. Ezért az adat NEM mintavételezhető a következő órajel felfutó élére, hanem csak az ezt követő órajelére. clk ADDRESS CÍM CE OE DATA ADAT STATE IDLE RD0 RD1 IDLE

17 A vezérlés folyamatábrája: cmd: wr ~cmd_empty ~wr_empty IDLE cmd: rd ~cmd_empty ~rd_full WR0 RD0 WR1 RD1 cmd: wr ~cmd_empty ~wr_empty cmd_empty WR2 cmd: wr ~cmd_empty ~wr_empty cmd: rd ~cmd_empty ~rd_full cmd_empty cmd: rd ~cmd_empty ~rd_full A megfelelő működéshez a CMD FIFO olvasására több időpont megfelelő: a WR0 és RD0 ütemeket megelőző IDLE (amikor az állapotgép átlép ezekbe az állapotokba), vagy a WR0 vagy WR1 és RD0. WR2 és RD1 már késő, hiszen ezek végén már a következő érvényes parancsnak kell a FIFO kimenetén lennie, hogy megkezdődhessen egy következő SRAM ciklus.